Si3N4栅极厚度对a-Si:H薄膜晶体管性能增强效应的量化研究

《Frontiers in Physics》：Quantification of the effects of Si3N4 gate thickness on the enhancement of a-Si:H thin film transistor performances

　　

为提升用于平板显示器及相关电子器件的氢化非晶硅薄膜晶体管（a-Si:H TFT）的性能，研究人员研究了减少Si₃N₄栅绝缘层厚度（d_i）对选定晶体管参数（P）的影响。利用Atlas-Silvaco进行了二维数值模拟。当d_i从300 nm减小至15 nm时，a-Si:H TFT展现出更陡峭的开关行为，在低工作电压下，漏极电流从关态电流（I_off）1.4 × 10^?12 A增加至开态电流（I_on）约1.8 × 10^?5 A。对于d_i = 15 nm，提取的参数包括：阈值电压（V_th）为3.06 V，场效应迁移率（μ_FE）约为0.037 cm² V^?1 s^?1，亚阈值摆幅（SS）为0.10 V dec^?1，单位面积栅电容（C_i）为44.25 × 10^?8 F cm^?2，最大电场（E_max）为1.65 × 10⁵ V cm^?1。随着d_i减小，C_i、I_on、I_on/I_off和E_max增加，而V_th、μ_FE、I_off和SS减小。这些趋势通过曲线拟合进行量化，以获得每个参数的经验关系式P = f(d_i)。拟合关系为在a-Si:H TFT设计中估算实现特定电参数所需Si₃N₄栅绝缘层厚度提供了实用基础。

**论文解读：Si₃N₄栅极厚度对a-Si:H薄膜晶体管性能的量化影响**

**研究背景与问题**

氢化非晶硅薄膜晶体管（a-Si:H TFT）是平板显示、有源矩阵液晶显示器（AMLCD）、有源矩阵有机发光二极管显示器（AMOLED）以及图像传感器等大面积电子应用中的核心器件。其优势在于可采用等离子体增强化学气相沉积（PECVD）等低温工艺在低成本衬底上大面积制备。然而，随着多晶硅和金属氧化物半导体TFT技术的发展，a-Si:H TFT面临性能提升的挑战，特别是在开关速度、工作电压和集成密度方面。为满足特定应用需求，必须进一步优化器件几何尺寸和材料参数。栅绝缘层厚度（d_i）是影响TFT电性能的关键参数，其缩放可增强栅极对沟道的静电控制，从而改善开关特性。尽管已有研究探讨了栅介质厚度对TFT性能的影响，但大多局限于定性趋势或有限厚度的比较，缺乏对a-Si:H TFT中Si₃N₄栅绝缘层厚度在宽范围内（15–300 nm）的系统量化研究，特别是建立厚度与电参数及电场分布之间的预测关系。因此，本研究旨在通过二维数值模拟，系统量化d_i对a-Si:H TFT主要电参数的影响，并建立经验模型，为器件设计提供实用指导。论文发表于《Frontiers in Physics》。

**主要关键技术方法**

研究人员采用基于物理的二维器件模拟工具Atlas-Silvaco（技术计算机辅助设计，TCAD）进行数值仿真。模型基于实验报道的优化a-Si:H TFT结构（源自参考文献[50, 51]），包括玻璃衬底、铬（Cr）栅极、Si₃N₄栅绝缘层、本征a-Si:H有源层、n⁺ a-Si:H欧姆接触层和铝（Al）源漏电极。模拟中自洽求解泊松方程和载流子连续性方程，并包含Shockley-Read-Hall（SRH）复合、Auger复合、Fermi-Dirac统计、掺杂依赖迁移率、隧穿模型等物理模型。a-Si:H层的态密度（DOS）分布采用指数带尾态和高斯深能级态的组合模型，并引入双性悬挂键缺陷模型。在a-Si:H/Si₃N₄界面设置固定界面电荷密度为2 × 10¹⁰ cm^?2，源漏接触电阻为100 Ω。通过改变Si₃N₄厚度（d_i从15 nm到300 nm），提取并分析转移特性和输出特性，量化各电参数的变化。

**研究结果**

**4.1 DC电流-电压特性**
**4.1.1 转移特性**：通过模拟不同漏源电压（V_DS = 2, 10, 20 V）下的转移特性曲线（I_DS vs V_GS），研究人员发现曲线呈现典型TFT行为：初始缓慢增加、急剧上升和准饱和区。随着V_GS增加，漏极电流从约10^?11 A（关态）上升至约1 μA（V_GS ≈ 5 V），并进一步达到10^?4 A量级。提取的I_on/I_off比值超过10⁸，表明优异的开关性能。模拟结果与实验数据（参考文献[50, 51]）吻合良好。

**4.1.2 输出特性**：在V_GS = 10, 16, 20 V下，输出特性（I_DS vs V_DS）显示线性区和饱和区。饱和区漏极电流分别为1.2 × 10^?5、3.5 × 10^?5和6.2 × 10^?5 A，与实验数据一致。

**4.1.3 晶体管主要电参数**：基于模拟与实验的吻合，提取了V_DS = 2 V下的主要参数：V_th = 4.86 V，μ_FE = 0.098 cm² V^?1 s^?1，SS = 0.47 V dec^?1，I_on = 1.02 × 10^?5 A，I_off = 1.29 × 10^?11 A，I_on/I_off = 0.79 × 10⁶，C_i = 2.21 × 10^?8 F cm^?2，有源层电阻率ρ_e = 1.60 × 10⁴ Ω cm。通过相对误差和平均相对误差（ARE）验证模型精度，发现各参数误差均较低（平均1.61%），证明模拟框架可靠。

**4.2 栅介质厚度对DC和电参数的影响**
**4.2.1 定性观察**：不同d_i（300–15 nm）下的转移特性显示，随d_i减小，关态电流降低，开态电流增加，开关过渡区变窄，开关行为改善。输出特性同样显示，随d_i减小，线性区斜率和饱和区电流均增大。

**4.2.2 量化效应**：提取各d_i下的电参数（表5），发现随d_i从300 nm减小至15 nm：
- 阈值电压V_th从4.86 V降至3.06 V，拟合指数关系：V_th = 5.42 ? 2.55 exp(?0.005 d_i)。
- 单位面积栅电容C_i从2.21 × 10^?8 F cm^?2增至44.25 × 10^?8 F cm^?2，拟合经验指数关系：C_i = 2.16 + 60.23 exp(?0.023 d_i)。
- 场效应迁移率μ_FE从0.098 cm² V^?1 s^?1降至0.037 cm² V^?1 s^?1，拟合指数关系：μ_FE = 0.098 ? 0.078 exp(?0.015 d_i)。
- 亚阈值摆幅SS从0.47 V dec^?1降至0.10 V dec^?1，拟合线性关系：SS = 0.079 + 0.001 d_i。
- I_on/I_off比值从0.79 × 10⁶增至12.81 × 10⁶，拟合指数关系：I_on/I_off = ?0.31 + 15.27 exp(?0.010 d_i)。
- I_on从1.02 × 10^?5 A增至1.81 × 10^?5 A，I_off从1.29 × 10^?11 A降至0.14 × 10^?11 A，均拟合指数关系。
所有拟合的R²值在0.9979–0.9994之间，表明拟合精度极高。除SS外，所有参数遵循指数形式P = P₀ + α exp(β d_i)。

**4.3 栅介质厚度对电场分布的影响**
沿器件长度方向（距栅介质表面0.1 nm的AA'截线）的电场分布显示，在栅极边缘附近（3–4 μm处）电场急剧增强。随d_i减小，峰值电场增加：d_i = 15 nm时，E_max ≈ 1.65 × 10⁵ V cm^?1；d_i = 300 nm时，E_max ≈ 7.18 × 10⁴ V cm^?1。二维电场分布图（图9）进一步证实薄介质层导致更局域化、更强的电场集中。E_max与d_i的关系拟合为：E_max = 4.1 × 10⁴ + 1.2 × 10⁵ / [1 + (d_i/193)^2.5]。尽管d_i = 15 nm时E_max显著增强，但仍远低于Si₃N₄典型击穿场强（~10⁷ V cm^?1），但长期可靠性需实验验证。

**总结与讨论**

研究结论部分翻译：通过Atlas-Silvaco模拟，研究人员研究了Si₃N₄栅绝缘层厚度（d_i = 300–15 nm）对a-Si:H薄膜晶体管电学行为的影响。模拟的转移和输出特性再现了预期的TFT工作状态，并与已报道的实验趋势一致，证实了模型的有效性。减小Si₃N₄厚度显著增强了开关性能。当d_i从300 nm降至15 nm时，阈值电压从4.86 V降至3.06 V，亚阈值摆幅从0.47 V dec^?1改善至0.10 V dec^?1。同时，开态电流增加，关态电流降低，I_on/I_off比值从0.79 × 10⁶升至12.81 × 10⁶，表明栅极静电控制增强。相比之下，提取的场效应迁移率从0.098 cm² V^?1 s^?1降至0.037 cm² V^?1 s^?1。这一趋势并非归因于本征材料退化，而是电容缩放和与介质厚度减小相关的静电效应所致。电场分析进一步显示，峰值场强随d_i减小而增大，从7.18 × 10⁴ V cm^?1升至1.65 × 10⁵ V cm^?1。SS的改善与栅极控制增强以及由于薄Si₃N₄层栅电容增大导致界面陷阱充电影响减小一致。研究人员建立了V_th、μ_FE、I_on、I_off和I_on/I_off作为d_i函数的经验关系，而SS在研究所覆盖范围内呈线性关系。栅电容随介质厚度减小而增加，一致地解释了所观察到的趋势。这些结果表明，较薄的Si₃N₄层增强了TFT的开关特性，但引入了更高的电场强度和表观迁移率降低。在器件优化中应权衡这些因素，所提取模型适用于d_i = 15–300 nm，为a-Si:H TFT中介质设计提供了实用指导。