延长硅器件寿命：可靠集成电路设计技术综述

《ACM Computing Surveys》：Extending Silicon Lifetime: A Review of Design Techniques for Reliable Integrated Circuits

　　摘要
在现代计算领域中，可靠性日益重要。集成电路是各类计算设备的核心，应用范围涵盖人工智能、消费电子、医疗保健、汽车、工业以及航空航天等领域。尽管摩尔定律推动了集成电路向更小尺寸、更高性能和更低能耗方向发展，但晶体管缩小到原子级别后，偏压温度不稳定性、热载流子注入、时变介电击穿、电迁移以及随机老化等因素导致的器件退化问题愈发严重。诸如人工智能训练和自动驾驶这类应用需要持续稳定的运行，以降低故障修复成本并提升安全性。此外，芯片更换的高成本也凸显出延长其使用寿命的必要性。这些挑战凸显出设计更可靠的集成电路作为关键计算基础设施的紧迫性。本综述探讨了集成电路中的老化问题，涵盖了主要的退化机制及缓解策略，全面分析了老化对电路和系统性能的影响、电路与系统层面的监测技术，以及针对数字电路、模拟电路和SRAM电路的特定缓解方案。同时，综述还介绍了正在兴起的基于软件的设计自动化和老化特性分析方法，这些方法正在改变传统的可靠性优化方式。最后，文章讨论了当前面临的问题以及未来改善老化管理、确保集成电路在各应用场景中长期可靠性的发展方向。

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1 引言
自20世纪50年代末杰克·基尔比和罗伯特·诺伊斯发明集成电路以来，它们彻底改变了电子设备的发展格局[112, 163]，深刻影响了消费电子、医疗保健、交通及国防等领域。如今，集成电路为手机、医疗植入设备、自动驾驶车辆、高性能计算集群、卫星系统以及物联网提供动力。量子计算和类脑系统等新兴领域有望进一步重塑技术格局，而硅芯片仍将是核心计算引擎。摩尔定律预测晶体管密度每18个月翻一番，这一趋势推动了芯片性能的显著提升[21, 153]。随着工艺技术的不断进步，VLSI技术取得了重大发展，使得单块芯片的成本大幅下降，这一趋势在未来仍将持续发挥重要作用。尽管集成电路带来了巨大的变革优势，但它们也面临着诸多挑战，包括半导体制造过程中的差异，以及由于器件尺寸缩小、电场强度增加、功率密度上升以及芯片复杂性提高而引发的可靠性问题[51, 76, 83, 92]。其中，与老化相关的退化现象对芯片的长期性能和耐用性构成严重威胁，是决定芯片使用寿命的关键因素。类似生物体的衰老过程，集成电路在其整个使用生命周期中也会出现渐进性的物理和功能退化。这种退化主要是由电气和热应力（如电压、电流应力以及过高工作温度）以及随机变化所引起的，这与人类在极端环境下会出现疲劳现象类似[82]。不幸的是，芯片中的关键组件——晶体管和互连结构——都会随时间逐渐退化，而在更小的技术节点、更高的温度和电压条件下，老化效应会更加严重。

除了尺寸缩小的问题之外，老化问题在汽车、人工智能及人工智能计算等众多应用领域中也日益突出[19, 25]。汽车中的自动驾驶系统往往处于高负载状态，这会导致电路温度升高，进而加速老化进程。这一问题引发了人们对电动汽车长期可靠性的担忧，同时也让人质疑先进制程芯片是否适用于那些对安全性要求极高的应用场景。在人工智能计算领域，训练大型模型需要数百个GPU年级的计算时间以及海量内存，这对设备的可靠性提出了极高要求[44]。哪怕只有一个无法修复的DRAM错误，都可能影响数千个GPU的正常运行。尽管像DeepSeek R1这样的新型模型缩短了训练时间，但仍需要持续稳定的运行，这进一步凸显了人工智能行业对芯片可靠性的高度重视[75]。总而言之，这些新兴应用正在重塑计算领域，同时也暴露出芯片可靠性方面的重大问题。因此，深入理解主要的老化机制、开发有效的缓解策略，并重新审视设计方法，以提升现代芯片的寿命和稳定性，显得尤为重要。在芯片设计阶段或之前就考虑老化问题，对于许多应用而言已变得不可或缺。由于人们对更高性能和更好能效的需求不断增加，传统的固定保护带设计方法已不再适用。虽然一些考虑老化因素的设计技术已经得到充分研究，但还有不少技术仍处于早期研发阶段，这也凸显出开展此类综述的紧迫性。本文旨在全面介绍各种设计技术如何应对老化机制，以及监测与缓解策略是如何协同工作的。与传统性能、功耗和面积指标不同，老化问题尚未被完全纳入常规的设计自动化工具中。本文将回顾近期出现的考虑老化的软件、设计自动化算法与工具，以及为满足汽车和人工智能行业日益增长的需求而开发的设计技术。

本文的其余部分结构如下：第2节概述了集成电路在各个行业领域的应用情况，并介绍了该领域的相关综述成果。第3节重新探讨了影响电路和系统性能的主要器件级老化机制。第4节分析了目前用于检测集成电路老化的监测技术。第5节研究了电路和系统层面的老化缓解方法，其中电路级策略又进一步分为数字电路、模拟电路以及SRAM及其周边电路。第6节介绍了用于老化特性分析和缓解的新兴机器学习技术，以及具备老化意识的电子设计自动化技术。第7节总结了当前老化特性分析及缓解方面面临的挑战与未来发展趋势。最后，第8节对全文进行总结。

2 背景及相关综述
本节探讨了集成电路的各种应用及其使用寿命，强调了可靠性在现代电子系统中的重要性。本文回顾了以往关于集成电路可靠性的研究成果，分析了现有研究中解决相关问题的方法和思路。同时，本节指出了先前研究中的未解决问题，从而为本文的写作提供了依据——本文旨在填补关键的研究空白，进一步优化提升集成电路可靠性的方法。

2.1 集成电路在多种应用领域的应用
由集成电路驱动的半导体芯片具有体积小、功耗低、性能高的优点，因此被广泛应用于日常生活的各个领域。如今的计算领域已从通用集成电路转向面向特定应用和领域的专用芯片，这类芯片是为特定应用场景量身定制的，能够实现最佳的性能表现和设计效率。这一转变也带来了更多设计要求，包括对可靠性和使用寿命的更高期望。图1展示了集成电路在现代社会六大关键领域的应用情况。

图1. 集成电路的应用领域及其预期使用寿命。
以下是对各应用领域的简要介绍：
消费电子领域：过去三十年间，得益于智能手机、物联网以及可穿戴设备的发展，该领域取得了飞速进步，这些技术提升了计算和通信能力，但也因长时间运行和散热不足而面临可靠性问题[83]。
汽车领域：汽车中的集成电路为先进的驾驶辅助系统、发动机管理系统以及车载娱乐系统提供了支持，从而提升了安全性、性能以及用户体验，尤其是在电动汽车领域。由于汽车需要在不同的工作温度和振动环境下长期运行，集成电路设计工程师必须确保其具备超过15年的耐用性[162]。
工业与机器人领域：集成电路在工业领域发挥着至关重要的作用，它推动了制造业、机器人技术、无人机以及智能电网的发展。随着需求的增加，对更可靠、更强大的集成电路设计提出了更高要求[170]。
生物医学与医疗保健领域：集成电路在磁共振成像、计算机断层扫描、X光机等先进医疗设备以及起搏器、传感器等植入式设备中发挥着不可或缺的作用。随着可穿戴式和植入式医疗设备的快速发展，其对现代医疗保健的重要性日益凸显，这就要求集成电路和传感器具备至少20年的使用寿命[160]。
计算基础设施领域：集成电路是计算基础设施的核心组成部分，它为数据中心、人工智能加速器以及云服务提供支持。它们的不断发展推动了创新，使得人工智能、类脑计算和量子计算等新兴领域得以诞生，这些技术正在重塑计算的未来。然而，为了使集成电路在面临严苛环境条件的数据中心中能够持续稳定地工作20年，必须设计出更加可靠且可持续的集成电路方案[71]。
航空航天与国防领域：集成电路在航空航天和国防领域的导航、雷达以及安全通信系统中起着关键作用。随着集成电路制造技术的进步，通过卫星技术实现了成本更低的空间发射。不过，极高的辐射强度和温度等极端环境条件，要求集成电路具备出色的可靠性，才能确保这些系统的正常运行[218]。

总之，集成电路已被广泛应用于各个领域，在现代电子产业中发挥着至关重要的作用。然而，在上述几乎所有应用领域中，它们都面临着严重的可靠性问题。随着芯片技术向更先进的节点发展，其更换成本不断上升，同时诸如人工智能模型训练这类应用又对连续稳定运行提出了更高要求，这些都进一步加剧了这些问题。集成电路的老化现象源于器件级退化机制，如偏压温度不稳定性、热载流子注入、时变介电击穿以及互连结构中的电迁移现象[51, 92]。图2显示了过去25年间针对各类老化机制的学术论文数量。这些数据是通过谷歌学术搜索引擎，使用以下关键词检索获得的：“BTI MOSFET”“Hot Carrier Degradation MOSFET”“TDDB MOSFET”以及“EM Failure Interconnects”。该图表反映出人们对这些老化机制的研究兴趣日益浓厚，尤其是随着芯片节点尺寸不断缩小到10纳米以下，这些问题的严重性也在逐步加剧。

图2. 过去25年（2000–2024年）中与器件可靠性问题相关的论文数量及技术节点的发展情况[48]。

2.2 CMOS集成电路可靠性的概述
集成电路的可靠性是指在特定的环境和使用条件下，该集成电路能够在规定的使用寿命内有效执行其预定功能的能力[45, 57]。图3给出了集成电路可靠性的分层分类体系，将相关问题分为空间域和时间域两类。空间域的可靠性问题被称为工艺变异，它们在芯片制造之初就已存在，并在整个芯片使用寿命期间保持不变。这类问题包括芯片内部差异和芯片之间差异，它们会在工艺设计套件中被建模，以便在设计的早期阶段评估电路性能。相比之下，时间域的可靠性问题会随着时间的推移而发生变化，它们是由工作电压、温度、环境条件以及使用模式所驱动的。硬件不可靠性可能源于外部辐射引起的瞬态故障，比如软错误或单事件翻转，这类故障虽然不会影响系统的整体寿命，但会导致计算错误。短期内的不可靠性可能由电源电压和温度的波动引起，表现为芯片功能异常。然而，长期的不可靠性则是由老化现象以及MOSFET和互连结构中的磨损机制造成的，这类问题会永久性地损害关键器件。本文强调，由老化引起的磨损故障是一个亟待解决的问题，因为它们会永久改变器件的参数，因此必须在设计阶段采取主动的干预措施[57, 82]。数字电路和模拟VLSI电路都会面临由初始缺陷（如工艺变异）以及老化引起的退化问题。诸如偏压温度不稳定性、热载流子注入和时变介电击穿等主要器件级老化机制，会改变晶体管的关键参数，如阈值电压和漏电流，从而导致电路性能逐渐下降。此外，互连结构的可靠性问题，如电迁移现象，会在金属线路中引发物理缺陷，比如凸点或空洞，这些缺陷可能导致短路或开路故障。这些器件和互连结构退化机制的累积效应，会降低集成电路在运行过程中的功能性能，加速其使用寿命结束后的故障发生，因此迫切需要采用更为可靠的、考虑老化因素的设计和缓解策略。

图3. 集成电路可靠性问题的分层分类体系，将其分为空间域（芯片内部差异和芯片之间差异）和时间域（环境因素和老化现象），同时突出了MOSFET退化相关的老化机制（偏压温度不稳定性、热载流子注入和时变介电击穿）以及互连结构故障相关的老化机制（电迁移）（改编自[57]）。

2.3 相关综述
在过去二十年里，已有大量综述系统地分析了集成电路的老化特性，探讨了相关的机制、建模框架以及缓解策略。英特尔实验室早期的研究[45]指出，尺寸缩小带来的变化以及升高的电场是导致可靠性问题的关键因素，这些发现为后续研究指明了方向。后来的研究在这一基础上进一步发展，重点研究了晶体管老化现象的实证模型，如BTI、HCI、TDDB和EM，同时还探讨了硬件/软件监控技术以及自适应缓解方法[103, 121, 133]。表1总结了这些研究成果，同时指出了当前老化感知设计方法中的不足，这些不足需要进一步创新才能提升未来集成电路的可靠性。

表1
| 老化机制 | 老化监控 | 老化特征分析及缓解措施 | 新兴缓解策略 |
|----------|----------|------------------------|--------------|
| 设备老化 | | | |
| 互连老化 | 数字电路 | 模拟电路 | SRAM | 系统级[133, 212, 213] | ? ? [176] | ? ? [111] | ? ? ? [194] | ? [87] | ? ? ? ? [103] | ? ? ? [121] | ? ? ? [150] | ? ? ? [144] | ? ? [5] | ? ? ? [242] | ? ? [125] | ? | 本研究 | ? ? ? ? ? ? ? ? |

与以往研究的对比
尽管之前的研究已经广泛探讨了数字系统中的老化机制、监控方法及缓解策略，但在更广泛的集成电路领域仍存在诸多空白。尤其是由尺寸缩小加剧的互连老化问题，目前研究还较少。此外，混合信号架构中至关重要的模拟电路也几乎被忽视，而其性能下降会直接影响整个系统的可靠性。现有的研究尚未全面涵盖数字电路、模拟电路、SRAM以及系统级领域的老化问题，也未充分探讨基于新兴方法（如机器学习、图算法和近似计算）的EDA技术。本综述通过提供关于老化研究的统一视角来填补这些空白。它重新审视了器件级的老化机制，分析了电路和系统级的监控与缓解方法，还引入了先进的特性分析方法（如机器学习、图算法、近似计算以及考虑老化的单元库）。缓解技术按照计算抽象层次进行了系统分类，尤其关注了以往综述中未涉及的近五年来的新发展。通过整合分散的知识并强调实际应用，本综述旨在为开发具有老化感知功能的集成电路和系统提供可行的解决方案，为研究人员提供全面的老龄化管理思路，从而确保各种应用场景下的持续可靠性。

3 现代集成电路中的老化机制
本章介绍了BTI、HCI、TDDB和EM等老化机制，这些机制可用于评估晶体管和互连的退化情况。这些模型能够准确预测老化效应，比如阈值电压的变化以及导线电阻的增加，而这些变化又会降低电路的性能。最后，本章还分析了这类退化如何影响逻辑电路的性能。

3.1 偏压温度不稳定性（BTI）
BTI是CMOS技术中一个重要的可靠性问题，会导致器件参数在持续工作时逐渐发生变化。在较高温度下，BTI带来的退化会更加严重，会影响MOSFET的关键参数，如阈值电压VTH、亚阈值斜率SS以及跨导gm[133]。SiO2中的电荷诱导现象是导致BTI的原因，这一现象最早在20世纪60年代末被记录下来[47, 212]。此后，许多研究者对BTI机制进行了研究，发现BTI主要是由栅氧化层界面处的电荷陷阱以及氧化层内部的缺陷所引起的[133]。关于BTI的详细机制和模型，可在本文的电子补充材料中找到。

3.2 热载流子注入（HCI）
在纳米级MOSFET中，HCI是一个严重的可靠性问题，其产生的原因是通道内的高能载流子[213]。这种现象是由栅氧化层中的横向电场以及通道中的侧向电场共同作用导致的，这些电场使得高能“热”载流子（电子或空穴）获得足够的动能，从而克服靠近漏极区域的Si/SiO2界面障碍[211, 213]。这会导致栅氧化层中出现电荷陷阱或界面缺陷，进而使阈值电压VTH和跨导gm等器件参数发生永久性变化。通常在栅极电压VG大于漏极电压VD/2的情况下，侧向电场会产生热载流子，从而导致器件参数发生变化[213]。关于HCI的详细机制以及影响VTH的物理模型，可在本综述文章的电子补充材料中找到。

3.3 时间依赖型介电击穿（TDDB）
TDDB是MOSFET中一种重要的可靠性故障机制，其特征是栅氧化层上持续存在的电场应力，从而导致介电层中出现导电通道，也就是所谓的介电击穿[130]。实际上，它指的是栅氧化层介质逐渐且最终发生破坏。TDDB背后的基本物理机制是介电层中缺陷的形成以及电荷的困陷。在持续的电压应力作用下，高能载流子（电子或空穴）会通过福勒-诺德海姆效应或陷阱辅助机制穿透介电层，与介电层的原子键发生相互作用[140]。关于TDDB机制及其相关的失效时间模型，可在电子补充材料中找到。

3.4 电迁移（EM）
EM是集成电路互连中的一种重要故障机制，其产生的原因是在高电流密度作用下金属原子发生位移。这种原子位移会导致空洞的产生，进而引发开路故障；或者形成金属堆积，导致短路故障[30]。这些结构缺陷最终会降低互连的可靠性，进而导致电路故障[125]。关于EM导致集成电路故障的详细机制以及平均失效时间，可在电子补充材料中找到。

3.5 随机老化引起的变化
MOSFET器件会经历BTI和HCI之类的退化机制，这些机制会导致由于原子级过程如陷阱形成和键断裂而引起阈值电压VTH的随机变化。对于p-MOSFET而言，长期的NBTI应力会在硅-氧化层界面处产生界面陷阱，从而导致不同器件之间的VTH值出现不一致现象[180]。同样，HCI也会导致高能载流子打破Si–H键，从而随机改变VTH值，进而降低电路的可靠性[173, 180]。这些机制都会引入不确定性，影响电路的性能和使用寿命。由于NBTI和HCI引起的VTH变化具有随机性，因此需要通过统计模型来进行特性分析，以便预测大规模电路中的变化情况[20, 69]。在先进制程中，NBTI的影响比PBTI更为显著，这也是近年来研究重点关注“NBTI变化性”及其对电路性能影响的原因是[20, 69, 201]。而HCI引起的变化性则研究得还不够充分[32, 136]。电路设计必须具备应对这些变化的能力，这就需要采用基于统计分析的老化感知框架，以确保电路在生命周期结束前仍能保持正常性能。

3.6 老化机制在电路层面的影响
BTI、HCI、TDDB和EM等可靠性问题会通过改变晶体管和互连的特性来降低电路的性能。BTI和HCI会导致MOSFET的阈值电压VTH上升，从而降低驱动电流ID，减缓信号传输速度；而EM则会增加互连的电阻，加剧电流降，进而降低有效的过驱电压。这些因素共同作用会加大信号传播延迟Tp，如图4所示。总的老化延迟可以表示为Tp,aged=Tp,time0+ΔTpDR+ΔTpEM，其中ΔTp?DR和ΔTp?EM分别代表器件退化和EM效应带来的影响。随着时间的推移，这些机制会逐渐降低电路的性能，这就凸显出进行精确老化分析的必要性。

图4. CMOS反相器电路中器件和互连可靠性问题的示意图。器件老化机制（包括BTI、HCI和TDDB）会导致晶体管的阈值电压发生变化，而EM则会增加金属线的电阻。该图还展示了器件参数的变化如何影响信号传播延迟Tp（改编自[82]）。

为了解决这些问题，半导体代工厂（如台积电）以及EDA公司（如Cadence和Synopsys）提供了简化的老化模型和仿真工具，用于评估模拟/数字电路中的可靠性问题[22, 57, 123, 217]。这些工具使得设计师能够在设计初期就量化老化效应，同时还需要系统级的老化监测机制来检测电路的退化情况，并为采取相应措施提供依据。下一节将介绍电路监控方面的进展，这些进展对于通过主动缓解DR和EM的影响来提升先进制程下集成电路的可靠性具有重要意义。

4 老化监控电路与系统
如前一节所述，老化引起的退化会影响到晶体管的关键特性（如阈值电压VTH）或互连电阻，从而导致信号传播延迟增加，进而影响集成电路的性能。老化监控电路对于检测和分析可靠性问题至关重要，它能够帮助设计师在问题发展到系统级故障之前采取相应措施加以解决。

已有不少综述文章探讨了老化监控技术和传感器电路。[176]介绍了专注于软错误、温度、关键路径以及老化监控的片上监控器。[111]则主要研究了老化监控器、老化模型以及老化缓解技术，重点关注数字电路。[103]分析了不同的老化监控器和重配置技术。目前相关研究大多集中在数字电路和系统上。而本综述则侧重于那些用于识别器件或电路性能退化的基础方法的监控技术。因此，本节将介绍用于检测器件特性（如VTH、ID和R）以及电路性能指标（如路径延迟）退化的技术，包括环振荡器、关键路径复制电路、基于老化监控传感器的电路以及EM检测方案。

4.1 基于环振荡器（RO）的监控器
环振荡器是由奇数个反相器构成的闭环电路，能够以一定的频率f产生振荡。当BTI和HCI等老化机制导致MOSFET参数发生变化时，振荡频率f也会随之发生变化，f + Δ f，这样就可以实现实时的老化监控[121]。这类传感器结构简单、侵入性低，且能够检测到与已知模型相符的老化引起的频率变化，因此被广泛采用。例如，[96]设计了一种双环振荡器系统：对称结构的环振荡器用于检测直流应力（BTI），而非对称结构的环振荡器则用于检测交流信号下的HCI退化，从而为高可靠性集成电路优化保护带宽。类似地，[167]利用应变环振荡器以及拍频检测技术，成功区分了四种不同的BTI来源；而[193]则通过硅前校准实现了1%的老化估算精度，同时还将延迟保护带宽减少了8%。

尽管环振荡器传感器具有诸多优势，但也存在一些挑战。温度/电压波动等环境因素会影响测量结果，因此需要进行精确的校准[73, 216]。例如，[216]在监测SRAM老化时发现了工艺/温度变化的影响，而[73]则设计了具有抗老化能力的环振荡器，以减少传感器的不准确性。为了解决这些问题，一些先进技术采用了非对称环振荡器或定期重新校准的方法，以准确区分老化效应。总之，虽然环振荡器的频率变化可以作为重要的老化指标，但要实现稳定可靠的监测，还需要有效抑制外部干扰，并确保频率变化确实是由老化引起的。

4.2 关键路径延迟监控器
关键路径延迟监控器是一种常用的基于电路的老化监控技术，它通过复制被测电路中的关键路径，来识别和测量与老化相关的性能下降。在数字电路中，关键路径指的是寄存器之间最长的组合逻辑路径，它决定了电路的最高工作频率。这些路径是通过专门的延迟链来复制的，这些延迟链能够模拟原始电路的结构。通常会使用比较器或锁存器系统来比较复制后的路径延迟与参考路径的延迟值。如果延迟超过预设阈值，就说明电路出现了与老化相关的性能下降。延迟值tdelay可以表示为tdelay=t0+Δtage，其中t0表示正常情况下的延迟时间，Δtage则表示由于老化而产生的额外延迟。BTI老化模型可以帮助设计师将Δtage与工作应力及时间联系起来[103]。

基于关键路径延迟监控器的老化监控技术被广泛应用于需要考虑变化因素的集成电路设计中[36, 223]。 [131]提出了一种方法，通过识别工艺变化下的“潜在关键路径”，可将需要监控的路径数量减少2.7倍，从而实现更好的老化缓解效果。反应式恢复技术[23]则利用轻量级逻辑来检测由BTI引起的时序违规问题，然后动态地将计算任务转移到冗余的电压域中，从而在实现老化恢复的同时兼顾能源效率。 [46]则设计了一种基于硬件的老化传感器系统，该系统可以通过监测关键路径延迟是否超出时序保护范围，来检测由NBTI引起的电路退化，然后通过逐步提高供电电压（从Vdd0到Vdd3）来自动补偿，从而保证电路的正常运行。实验结果表明，该系统能够在几乎不增加额外负担的情况下延长电路的使用寿命。 [78]则设计了一种亚稳态单元传感器，该传感器通过将参考反相器与退化反相器放置在同一位置，从而反映路径的退化速率。这些方法通常都是通过将退化的关键路径与未退化的路径进行比较来估算老化程度，相关内容已在[103]中有详细阐述。

4.3 基于监控的老化传感器电路
由于老化问题会导致器件特性下降，因此人们开发了各类老化传感器，用来直接检测MOSFET的退化情况，如阈值电压VTH和离子注入电流ION的下降。这类传感器能够提供关于BTI、HCI和TDDB等物理退化机制的定量信息，从而实现早期预警，帮助系统做出相应的响应。尽管基于监控的老化传感器效果不错，但这类传感器也存在一些挑战，比如容易受到工艺变化的影响，而且需要有效的补偿机制[181]。为了提高这类传感器的准确性和稳定性，使其能够在不同环境下可靠工作，人们付出了很多努力。

目前已有多种新型电路被提出，用于检测由BTI引起的退化现象[28, 84, 126, 183, 195, 220]。有一种基于0.18 μm CMOS技术的实时CMOS VTH传感器，它采用了嵌套反馈回路结构，具有很强的供电电压容忍度，还能对二阶效应进行自我补偿，其最大VTH偏差误差仅为0.25%[159]。对于绝缘栅双极型晶体管来说，实时老化监控尤为重要。漏电流传感器能够以高灵敏度、简单性且经济高效的方式在线检测漏电流[246]。基于写入电流的BTI传感器通过监测最大写入电流的变化来评估SRAM的BTI老化情况，其精度可达±1.25 mV，误差率为±3.2%[107]。通过编程特定的比特模式，可以提高BTI评估的精确度。4.4 电磁感应检测由于三个因素，电磁感应检测比晶体管老化监测更为复杂：电磁效应会导致电阻长时间保持稳定后突然上升，因而需要频繁激活传感器；PCB与前端逻辑电路的物理分离使得难以再现互连条件；此外，电磁效应导致的性能下降与BTI类似，难以区分。电磁监测技术通常利用IC上的导电路径，通过这些路径通电流，并通过监测红外电压降来检测电阻变化[13, 37, 89]。其基本思路是在芯片上设置那些承受与PCB或其他对电磁敏感的互连部件相当或更大电磁压力的金属线路。图5展示了一种电磁感应结构（改编自[89]），该结构包含平行的芯片内金属线路以及一条未受应力影响的参考线路，用于监测电阻变化。为弥补工艺差异并确保统计可靠性，还会使用多条线路。传统的晶圆级电磁监测技术，如标准晶圆级电迁移加速测试和金属击穿能量测试，仅能检测由电磁效应引起的空洞，而一种新的芯片内电流测量方法则利用互连间的电压降来实现实时电磁管理。该方法采用仅含MOSFET的感应电路[226]，在中等电流下可实现9位分辨率，不仅能有效应对局部差异，还能进行多位置的芯片内电流分析。图5展示了基于金属线路的电磁传感器，可通过多个维度在不同层级进行检测（改编自[82]）。表2汇总了有关老化监测技术的文献，按上述不同的监测方法对相关研究进行了分类。老化传感器电路可能会随着时间出现自身退化，从而导致测量不准确或误检。这种退化可能由多种因素引起，包括BTI或电磁效应，这与它们原本要检测的老化现象类似。未来的研究应致力于开发将老化传感器与传统监测方法相结合的集成监测系统。通过整合多种方法，可以打造出更可靠、更精准的监测方案，从而克服单一方法的局限性，提升IC的长期稳定性。鉴于老化效应带来的诸多挑战，探索有效的缓解策略以降低其对电路性能的影响、防止系统级故障显得尤为重要。后续章节将详细介绍这些缓解策略。表2 监测技术以往的研究成果环形振荡器[73, 96, 157, 167, 193]关键路径复制法[CPR][23, 36, 72, 78, 131, 223]基于监测的老化传感器电路[28, 107, 126, 159, 183, 195, 220, 229, 246]电磁传感器[82, 89, 209, 226]关于IC老化监测的环形振荡器、关键路径复制法及模拟老化监测传感器电路的相关文献5 老化缓解技术老化缓解技术旨在应对IC的退化问题，提升其可靠性、使用寿命及抗故障能力。三十多年来，针对器件/互连老化的解决方法已经从静态（设计阶段）发展为动态（运行阶段）的方法。如图6所示，这些技术可分为五类，适用于电路/系统层面[82]。后续章节将通过基于实证的案例研究和相关文献，详细阐述这些策略。图6 显示了电路层面和系统层面的器件老化类型（BTI、HCI和TDDB）以及电磁效应缓解技术（改编自[82]）。5.1 电路层面的老化缓解技术电路层面的老化缓解技术通过设计优化和自适应电路设计来延长关键组件的使用寿命，从而抵消退化影响。本章将探讨数字逻辑、模拟电路及SRAM模块的相关策略，包括保守的最坏情况设计余量、具备抗老化能力的数字架构以及自适应偏置技术。通过整合这些方法，设计师能够提升电路的稳健性及整个系统的可靠性，进而延长其使用寿命。5.1.1 数字电路中的缓解技术数字电路（如逻辑门和触发器）极易受到BTI和HCI老化的影响，这类老化现象会提升MOSFET的阈值电压，降低开关速度并增加功耗。目前已有多种缓解策略，详见表3。表3 技术及相关参考文献抗老化电路[58, 84, 97, 98, 157, 177, 197, 206, 230]保护带[16, 17, 91, 219, 245]栅极尺寸调整[10, 38, 110, 232, 233, 234]功率关断[27, 40, 110, 129, 232]数字电路老化缓解技术的相关重要参考文献抗老化电路设计技术：针对逻辑门和反相器等基本数字模块的抗老化电路设计，旨在应对BTI和HCI带来的退化问题。例如，传统反相器易受PMOS晶体管的NBTI影响，因此人们设计了仅使用nMOS的施密特触发器，以此降低应力并提升可靠性[84, 197]。同样，一些新型反相器通过采用开关式伪电流镜结构，减少短路电流，从而缓解老化问题[157]。这些创新虽然提升了基本组件的稳健性，但将其整合到现代设计流程中仍面临一定挑战。顺序电路，尤其是触发器，需要采取针对性的老化缓解措施，以避免流水线故障。经过改进的设计，如重构的主从触发器和脉冲触发器，能够减轻关键晶体管的压力[97, 98]。RAZOR触发器可以通过电压调节动态检测时序误差，但会带来性能损失[58, 230]。时间借用触发器和技术路径激活触发器则无需牺牲时钟周期即可解决因老化导致的延迟问题：时间借用触发器利用冗余时间裕度，而技术路径激活触发器则为高扇出路径配备备用触发器[206]。这些策略在保障可靠性的同时控制了设计复杂性，有助于在先进制程技术中构建稳健的数字系统。保护带：保护带是一种广泛使用的最坏情况设计技术，通过在电路设计中加入安全缓冲区来缓解老化效应，如BTI、HCI和TDDB。在数字电路中，通常会采用电压保护带和时序保护带两种方式来应对老化问题。电压保护带使电路工作在最低电压水平之上，以抵消老化带来的阈值电压上升；时序保护带则通过添加延迟缓冲区来避免时序违规问题。不过，这些方法存在一定的权衡：电压保护带会增加能耗，而时序保护带则会降低运行速度和效率[245]。德国KIT的研究团队对数字电路和SRAM进行了相关研究，旨在在整个电路生命周期内缓解老化及工艺电压温度变化带来的影响[16, 91, 219]。在设计时，工程师必须仔细权衡效率与可靠性之间的关系[111]。栅极尺寸调整：栅极尺寸调整也是一种最坏情况设计技术，通过调整容易因老化导致延迟的关键栅极尺寸，来降低纳米级CMOS电路的老化相关退化问题[38, 111]。优化晶体管宽度可以有效减少阈值电压变化和热点问题，而在较长的互连路径中添加缓冲区则能降低信号延迟和应力[234]。将栅极尺寸调整与功率关断技术结合使用，可通过在空闲模式下恢复BTI状态，进而降低泄漏电流和热应力，大幅提升电路的抗老化能力[110, 232]。尽管这种方法具有诸多优势，但过大的晶体管可能会导致面积增加和泄漏功率上升，因此需要合理权衡各种因素[10]。在先进制程技术中，工艺差异进一步增加了该技术的应用难度，这促使人们研究基于机器学习的优化方法以及混合策略（如结合缓冲区和功率关断技术），以便在NBTI、PBTI和HCI应力作用下延长电路寿命[110, 232, 233, 234]。这些方法旨在在老化敏感的设计中，实现可靠性、性能与面积效率之间的平衡。功率关断：功率关断是一种广泛应用的低功耗设计策略，它可以通过关闭不活跃的电路模块，减少运行时的应力，同时便于晶体管在休眠状态下恢复，从而缓解数字电路和SRAM电路的老化问题[110]。该技术通过三种机制来应对老化问题：一是限制晶体管的工作时间，以减轻BTI带来的应力；二是减少开关操作频率，降低热老化风险；三是在空闲期间促进BTI的恢复[129]。图7展示了功率关断技术在老化缓解中的应用，其中功率管理单元负责控制休眠晶体管，将不同区域分隔开。更多的休眠晶体管可以减少启动时的电压降，从而降低相关组件的应力[110]。图7 功率关断技术用于老化缓解的示意图。传统的功率关断技术面临两大挑战。其一是在同时激活多个休眠晶体管时会产生瞬时电流激增，影响电源完整性；其二是在分布式休眠晶体管网络中，BTI效应会导致唤醒延迟增加。为解决这些问题，有研究提出了考虑老化因素的唤醒序列，还有研究设计了能够感知NBTI效应的架构，通过循环激活休眠晶体管来延长电路使用寿命。不过，功率关断技术也存在一定的权衡：工艺差异会影响其可靠性，确定合适的休眠时间的预测模型较为复杂，而且如何调整休眠晶体管的尺寸以在降低泄漏和控制面积之间找到平衡也是一项挑战。5.1.2 SRAM及其周边电路的老化缓解技术SRAM是现代处理器中的核心组件，对其系统功能和可靠性有着重要影响[152]。在亚纳米级制程技术中，SRAM的可靠性越来越容易受到工艺差异以及BTI和HCI等老化机制的威胁。BTI效应会在应力较大和温度较高时加速电路退化[148]，而数据存储模式也会影响晶体管的老化速度[69, 200]。在数据保持操作过程中，SRAM单元中的连续反相器会遭受BTI效应的影响，从而导致阈值电压下降，进而破坏读/写/保持电压裕度，这一现象可通过静态噪声裕度来衡量。因此，有效的老化监测和缓解策略对于预防故障和及时修复至关重要。表4汇总了关于SRAM单元、周边电路以及SRAM整体层面老化效应的相关研究文献。表4 分类及重要参考文献SRAM单元[69, 102, 127, 148, 180, 188, 196, 196, 200, 201, 248]SRAM及其周边电路[6, 7, 8, 9, 34, 53, 114, 116, 117, 142, 200]SRAM（缓存）内存系统[2, 14, 34, 86, 105, 205, 228] [11, 52, 61, 70, 87, 118, 127, 139, 188, 198, 214, 238, 248]关于SRAM老化特性分析及缓解技术的相关重要参考文献SRAM特性分析及缓解措施：通过静态和动态指标，人们已经对SRAM的读取稳定性和写入能力进行了深入研究，同时也有不少研究探讨了工艺差异以及BTI等老化机制的影响[69, 200]。近期研究重点关注了先进制程节点中工艺差异与BTI效应退化之间的相互作用[69, 148, 201]。有研究证明，在500小时的高温工作寿命测试中，10纳米级SRAM仍能保持良好的可靠性，这体现了准确的阈值电压变化建模的重要性。另有研究探讨了NBTI效应对基于FinFET结构的SRAM稳定性的影响，强调了在新型技术中设计时需充分考虑老化因素。这些研究都表明，为了实现可靠的存储器系统，必须同步优化工艺设计和抗老化能力。SRAM及其周边电路的特性分析及缓解措施：SRAM单元以及感测放大器、写入驱动器等周边电路中的MOSFET会逐渐退化，从而降低电路的性能。此外，感测放大器的输入偏置电压也会上升，增加电路出现故障的风险。但目前针对BTI效应对周边组件影响的研究还相对较少[6, 7, 117, 200]。有研究指出，读/写路径的老化会影响读取操作，尤其是对感测放大器而言[8]。荷兰代尔夫特理工大学的研究人员为嵌入式存储器的周边电路设计了缓解方案，通过电路层面的改进来消除读/写路径中由BTI效应引发的延迟问题[9, 116, 117]。另有研究开发了一种基于电阻串DAC的技术，通过在各位线之间产生电压差，来评估老化对感测放大器偏置电压的影响[2]。还有研究发现，SRAM周边逻辑电路的老化会降低系统的访问速度和读取电压裕度，但会提升写入电压裕度，这进一步凸显了开展全面系统级老化分析的重要性，而非仅仅对单个子电路进行分析。这些研究结果都表明，为了在先进的存储器架构中实现读/写可靠性与系统性能之间的平衡，全面的老化分析至关重要。基于SRAM的系统的老化监测与缓解措施：在SRAM系统中进行老化监测面临着设计复杂度高、面积开销大以及难以定位缺陷单元等诸多挑战。诸如IDDQ电流测量技术[105]虽然能够反映整体泄漏情况，但缺乏针对特定单元的精确度；而芯片内的传感器[228]和振荡器[214]虽可实现对局部退化的监测，但依赖功率关断参考信号。更为先进的技术还包括基于电压控制的写入电压裕度退化检测方法[14]，以及用于估算BTI效应的伪操作方法[11]，不过这些方法往往需要多电压支持或冗余设计。自适应体偏置技术[196]和不对称单元缩放技术[248]虽然能够提升电路的抗老化能力，但需要与编译器集成（如CACTI工具）。纠错码技术[86]和值交换技术[188]虽然能够在提高冗余度或计算成本的同时减少错误发生概率。各类缓解框架都注重对老化的主动管理。定期刷新技术，如数据翻转技术[118]和MAGIC电路技术[127]，可以通过根据工作负载情况进行调整，来降低电路退化程度并延长使用寿命。STABLE技术[63]通过缓解静态噪声裕度下降的问题，提升了FPGA SRAM的可靠性；而具备老化感知功能的不对称微架构[61]则能够优化执行单元和内存层次结构。还有一些新的编码技术[70]可以通过平衡存储数据的概率，将静态噪声裕度下降的程度降低45.2%。系统级技术，包括感知与修复框架[53]以及现场恢复向量[238]，能够实现早期识别和自适应补偿。[139]证明了在FinFET节点中，SRAM物理不可克隆函数（PUFs）的可靠性，其在16纳米、14纳米和7纳米节点上都具有较低的噪声和温度敏感性。尽管取得了进展，但在平衡缓解效果与功耗、面积和性能之间的权衡方面仍存在挑战，尤其是在像FinFET节点这样的先进工艺中[139]。基于SRAM的内存计算（IMC）架构的老化特性分析：基于SRAM的内存计算可在内存架构内直接进行计算，从而减少独立内存与逻辑模块之间的数据传输[149]。这种架构在边缘计算、机器学习和人工智能领域具有重大应用潜力[149, 225, 235]。尽管其重要性日益凸显，但晶体管老化对IMC的影响仍缺乏深入研究。[52]的最新研究探讨了基于SRAM的IMC中的BTI老化问题，提出了一种增强可靠性的方法，通过动态切换晶体管的激活/非激活状态来降低性能退化。此外，[198]全面分析了6T和8T IMC设计中老化现象与工艺变异的相互作用，描述了随机退化过程并确定了关键故障模式。他们对各种IMC逻辑操作中的BTI效应的研究为构建稳健的架构设计提供了重要见解，这也是首次系统性地研究老化动态中的操作变化。将考虑老化因素的技术集成到SRAM单元及外围电路中，对于确保从能耗受限的边缘设备到高性能AI加速器等各种应用的长期可靠性至关重要。5.1.3 模拟电路中的老化缓解技术。与数字电路类似，处理连续信号的模拟电路也会受到BTI、HCI和TDDB等老化现象的影响，从而导致偏移量、占空比和增益等性能指标的下降。评估退化后的性能十分复杂，因此需要完善的硅前仿真方法来预测模拟电路的功能退化。尽管进展有限，但目前已有部分可靠性仿真方法可用于预测现代模拟电路的老化退化情况[22, 57]。如表5所示，本节概述了用于缓解模拟电路老化相关退化的设计策略。表5. 参考文献老化机制模拟电路老化特性分析老化缓解措施[236]NBTI、HCI、TDDB比较器、闪存ADC? [3, 4]NBTI、HCI运算跨导（OTA）??[66, 67, 68]BTI、HCI、TDDBLC-VCO??[65]TDDB、HCI、NBTIDAC ?[85]BTI差分放大器? [90, 93]NBTI、HCI共源放大器两级运算放大器??[100]NBTICMOS运算放大器? [94]HCI LC-VCO? [135]HCI、TDDB、BTICascode和折叠式低噪声放大器? [134]BTIOTA? [137, 138]HCI、BTI、TDDBLC-VCO、OTA、比较器、电流镜??[166]NBTI、HCI米勒OTA? [154]BTI、HCI缓冲器、级联ADC? [172]NBTI、PBTI比较器? [190]TDDB运算放大器、射频混频器? [207]BTI引起的变化比较器? [50]HCI电流DAC??[168]电磁干扰、HCI环形振荡器??[161, 171, 199, 202]BTI、HCI硅神经元（SiN）、硅突触（SiS）??关于各类模拟CMOS电路的老化特性分析及缓解技术的文献器件退化模型的研究可追溯至20世纪70年代，但随着晶体管尺寸的缩小，老化对模拟电路的影响在21世纪初愈发明显[100]。早期的研究主要针对标准的模拟模块——比较器、ADC、DAC和电压调节器[67, 135]。随着人们对非冯·诺依曼架构（如内存计算和神经形态计算）兴趣的增加，人们开始研究BTI和HCI对这些系统的影响。神经形态计算通过在电路层面模拟生物神经网络，利用模拟或混合信号电路实现脉冲神经网络，从而高效地进行模式识别和学习[12]。虽然现有的可靠性EDA工具能够解决与工艺相关的问题，但对于模拟电路中的老化退化问题则效果不佳。为了解决这一问题，人们开发出了多种仿真方法。[236]提出了一种针对高速闪存ADC的方法，指出在高温环境下NBTI是主要的故障机制。另一种名为“CASE”的工具（基于MATLAB）可用于分析运算放大器和电阻器的网络老化情况。[4]提出了一种考虑老化的模拟电路尺寸设计工具，而[120]则提供了一种统计建模方法，能够以高精度和较短仿真时间预测晶体管退化情况。高效的尺寸设计方法需要在电路寿命和布局面积之间取得平衡，因为延长寿命会增加面积开销[166]。[90]扩展了gm/ID尺寸设计方法，以便使用已老化的晶体管参数来优化新设计。[3]将考虑可靠性的模拟设计分为两种方法：(i)保护带设计，即在设计时就要考虑到老化问题；(ii)感知与响应设计，即监测退化情况并采取纠正措施。[141]研究了包括运算放大器、ADC、DAC、比较器和VCO在内的各种模拟电路的考虑老化因素的设计策略，重点关注BTI、HCI和TDDB的缓解方法。[242]提出了全面的老化缓解技术，包括低压设计、功率门控、电压调节、电流微调、占空比校正和偏移消除，此外还提出了BTI时钟控制和摆率降低等方法。在硅神经元、硅突触和神经形态系统中，有一种称为二极管连接晶体管的缓解技术，可用于最小化BTI/HCI的影响[171, 199, 202]。这些策略共同构成了考虑老化的模拟电路设计的基础。5.2 系统级老化缓解技术电路级老化缓解技术往往会产生额外的面积和功耗开销，而系统级方法则利用现有的基础设施和电路组件。这些技术通过利用单层优化所带来的权衡，旨在实现更高效且可扩展的老化缓解效果，同时不会显著影响整个系统的性能。如表6所示，这些技术通过结合自适应策略与电路组件来提升系统的抗老化能力。将创新的系统级技术与电路级解决方案相结合，可以加快老化缓解的速度，从而在现代集成电路中实现效率与可靠性的平衡。表6. 缓解技术参考文献AVFS[35, 119, 192, 203, 204, 215, 222]ABB[29, 143, 145, 158, 164, 174, 208, 237]工作负载均衡[41, 61, 74, 122, 151, 182, 187, 205, 221, 247]容错性[1, 121, 186]加速自愈[76, 77, 79, 80, 81, 82, 156, 186, 244]系统级老化缓解技术的相关重要参考文献自适应电压频率缩放（AVFS）：自适应电压频率缩放技术会根据关键路径延迟和老化传感器的实时反馈，动态调整供电电压和运行频率，从而缓解性能下降问题[119, 215]。图8展示了AVFS的原理流程，其中包含关键路径传播延迟等实时数据会被送入控制逻辑，进而调节系统的电压或运行频率。这一循环会不断重复，同时结合来自嵌入式老化传感器的性能退化反馈来进一步优化调整。该策略在21世纪末被广泛采用，用于缩小系统的现有保护带宽度[119, 215]。不过，其实施面临诸多挑战：需要复杂的老化模型才能实现实时预测长期退化情况，还存在温度依赖性的不稳定问题，此外自适应算法还会增加设计复杂性。图8. 用于缓解集成电路中工艺变异和老化的AVFS概念框图。近期研究着重于利用AVFS来应对CMOS电路中的工艺变异和老化引发的性能下降问题。在CMOS技术中，通过动态调整供电电压和体偏置等技术，可以缩小老化保护带宽度并缓解性能下降问题[119, 215]。通过采用原位时序监控技术，可以减少由工艺、电压和温度以及老化效应导致的过度裕度[203]。[35]提出了两种算法，用于优化考虑老化的时序库，从而平衡因过高或过低估计老化程度而带来的功耗与面积之间的矛盾。还有其他方法通过调整频率和电压来抵消关键路径的减速现象[192]，而自适应保护带策略则无需依赖静态裕度即可动态恢复系统性能[222]。通过仿真验证的数字系统中自调参综合框架，能够提升系统在整个生命周期内的计算效率[146]。自适应体偏置电压（ABB）：ABB是另一种用于缓解集成电路老化的动态技术，它通过动态调整MOS晶体管的衬底（体）偏置，来防止由BTI和HCI引发的性能退化[119, 174, 208]。ABB缓解技术基于两个基本原理运作：(i)正向体偏置，可降低VTH值；(ii)反向体偏置，可升高VTH值。最初关于体偏置的研究主要集中在功耗管理方面，但后续研究人员开始探索将其用于缓解老化问题的可能性[119]。众多研究表明，ABB可以通过抵消与BTI相关的阈值电压变化，大幅降低晶体管性能的退化速度[158, 174, 208]。最新的发展是将片上反馈系统与ABB相结合，以实现实时调整，从而通过工艺参数估算和阈值电压检测电路，解决速度、功耗和漏电等问题，提升高速亚微米应用产品的良率和可靠性[158, 164]。在FDSOI电路中，背偏置技术可通过优化路径选择来应对老化引发的性能下降问题[208]。将ABB与动态电压缩放和栅极尺寸调整相结合的混合方法，还能进一步提升系统的稳定性[119, 237]。尽管ABB具有诸多优势，但也存在一些挑战，比如偏置生成电路会增加设计复杂性，而且该技术容易受到工艺变异的影响，因此需要采用更为稳健的设计方法来保持其有效性[158]。未来的发展方向包括利用机器学习驱动的预测控制框架来提高老化补偿的精确度[145]，目前ABB已广泛应用于数字电路和SRAM系统中。动态工作负载均衡：动态工作负载均衡技术通过重新分配计算负荷，避免过度使用已经出现性能下降的组件，从而缓解老化问题。该技术涉及自适应任务调度，即将任务从性能下降的核心转移到状态较好的核心上。在嵌入式系统中，考虑温度因素的调度策略还可以防止局部过热，进而避免老化问题加剧。有多项研究探讨了通过自适应工作负载和任务分配来实现系统级老化缓解。[205]通过任务分类和操作系统调度恢复机制，使得多核系统的老化程度在十年间降低了35%。[247]则利用NSGAII/SPEA2进化算法，优化了MPSoC的软错误处理能力和使用寿命。TAMER[187]通过平衡核心利用率和温度分布，减少了实时系统中的老化问题。[122]提出了一种低开销的嵌入式GPU工作负载管理方法，能够考虑工艺变异和老化因素。 [41]则引入了一种考虑NBTI影响的任务并行框架，首先根据任务的紧迫性进行排序，然后再确定多核系统中每个任务的最佳并行程度。此外，还有基于应力感知的映射策略。一种针对CGRAs的应力感知循环映射方法，通过优化内核内部和之间的应力分布，平均可使平均无故障时间提高340.3%，同时将应力水平降低78.9%[74]。开源工具“OldSpot”[182]可通过低级老化模型实现精细化的寿命仿真，通过复制功能单元而非增加核心数量，提升了多核系统的使用寿命。[221]提出通过对0.5%的代表性触发器进行实时监控，以较低的开销缓解S-BTI带来的应力问题。冗余技术也是应对老化问题的有效手段。Abbas等人[1]提出了时间冗余技术，通过在空闲时段平衡应力，来应对处理器功能单元中的NBTI/PBTI问题，从而使系统寿命翻倍。Wang等人[224]则为片上数字LDO设计了单向移位寄存器，无需增加面积或功耗即可缓解NBTI带来的应力问题，在IBM POWER8平台上，该设计的性能相比传统设计提升了43.2%。这些方法都体现了冗余管理与硬件重设计之间的协同作用，同时也展现了调度、资源分配和应力管理在提升系统韧性方面的重要作用。容错技术：容错是一种重要的系统级技术，它能够在组件出现故障时依然保持系统正常运行，而非试图预防故障发生。无论故障产生的原因是什么，该技术都能提升系统的韧性，因此对于解决现代集成电路中的老化问题和环境不确定性问题具有重要意义[87]。其主要策略包括采用可重构架构，绕过那些性能已经下降的组件。最新的研究成果引入了虚拟可重构电路技术，用于故障缓解，能够从SEU等故障中恢复过来[186]。该方法不仅能够减少硬件使用量，还能使关键任务的恢复性能提升87%，展现出出色的实时恢复能力。时间冗余技术则通过识别大约一半的组件处于应力状态时，来有效应对处理器功能单元中的NBTI/PBTI老化问题[1]。在空闲时段有策略地轮换不同电路段的使用，无需牺牲性能即可使系统寿命翻倍。同样，具有错误恢复能力的架构也能在几乎不增加性能开销的情况下，提升易老化系统的使用寿命[121]。加速自愈技术：加速自愈技术是一种主动式的解决方案，用于缓解老化引发的性能下降问题，并恢复系统功能。它们会在系统空闲时段或通过可控干预来触发恢复过程，从而逆转或减缓性能下降的趋势。像BTI和EM这类老化机制既包含可逆的部分，也包含不可逆的部分，而在特定条件下，那些不可逆的部分也有可能恢复。有一种受生物学启发的方法，能够缓解不可逆的退化问题，通过缩小裕度提升系统在长达十年使用寿命期间的性能，这一方法已在商业FPGA上得到验证[79]。后续的研究又提出了针对BTI和EM的即时 scheduled恢复机制，彻底消除了永久性磨损问题，也为电路设计带来了新的思路[80]。定期调整休眠与工作状态的比例，能够让系统重新焕发活力，进一步提升性能[77]。[99]提出了分层识别NBTI关键路径的方法，同时还采用了进化算法来生成恢复信号；这种快速的门级模型无需重新设计即可减少NBTI引发的延迟，从而延长集成电路的寿命。同样，针对FPGA运行时的可重构架构，采用考虑老化因素的布局设计，可以优化应力分布，降低最大应力值，进而提高平均无故障时间[244]。由于能够从根本原因而非表面症状入手，主动式的ASH调度技术越来越受到重视。一种全局调度器可通过针对不同的老化机制进行综合恢复，从而提升系统的寿命和稳定性[156]。最新的可扩展ASH技术则能够缓解先进工艺节点中的器件损耗问题[76, 80, 82]。ASH技术还被应用于闪存领域，通过“生理节律”恢复机制，使闪存的耐用性提升9倍，可持续使用时间提升2倍[155]。这些进展都体现了ASH技术在内存和逻辑电路领域的广泛应用潜力，为提供可扩展的长期可靠性解决方案奠定了基础。6 基于软件的老化特性分析及缓解技术本节将探讨涉及硬件与软件协同设计的软件级策略，利用机器学习和数据驱动方法来应对老化问题带来的影响。6.1 用于提升电路可靠性的人工智能驱动方法在过去的二十年里，人工智能技术，尤其是机器学习和基于图的学习算法，已在多个领域获得了广泛关注。近期研究越来越注重运用这些方法来估算和预测与老化相关的电路性能下降。以下小节将探讨这些领域的最新进展。6.1.1 基于机器学习的老化预测：机器学习方法在考虑老化的集成电路设计中得到越来越多应用，因其具备更高的准确性和效率。岭回归可通过精确的退化估算来优化对老化敏感的单元库特性，从而缩小保护带宽度[115]。在此基础上，一种考虑老化的路径选择方法能够通过少量测量数据推断出更大路径集的延迟，进而提升在工艺、电压和温度变化条件下的关键路径预测精度[59]。在深度神经网络加速器中，DNN-Life利用读/写传感器来检测并缓解权重存储的老化问题，进而降低能耗[88]。类似地，机器学习模型还能根据电路活动及环境条件预测接近关键路径的老化情况，从而实现动态的性能点选择[106]。强化学习方法，如Life-Guard，可通过基于老化的任务映射优化来提升核心组件的健康状况和可靠性[179]。深度学习则加快了老化分析的速度；例如，一种快速的2D电势分析方法在TDDB分析中的速度提升了138倍，且准确率仍可达99%[169]。神经网络则提升了延迟建模的能力；Aadam将SPICE模型与前馈神经网络相结合，以实现快速准确的预测，不过在处理不同类型的单元时存在一定局限性[55]。循环神经网络则通过引入物理约束来提高老化电路仿真的准确性[185]。机器学习显著提升了FPGA老化分析的速度；MAPLE在块级老化分析方面的速度比SPICE快104–107倍，且误差小于0.7%[64]。实时基于机器学习的预测方法能在动态条件下提升预测精度，从而更有效地采取缓解措施[95]。除了冯·诺伊曼架构之外，机器学习还用于解决类脑系统中的老化问题，因为在这些系统中，器件尺寸的变化和热应力会进一步加剧CMOS器件的老化现象[210]。该研究提出了一种框架，可在工作负载期间动态调整应力状态，以在可靠性和性能之间取得平衡。同样，机器学习还通过神经网络回归和逻辑回归分类方法来预测电网中的电磁老化问题，从而识别出易受影响的金属部分，这种方法大大提升了预测速度，且其平均无故障时间优于传统方法[49]。这些方法充分展现了机器学习在应对新兴架构及复杂可靠性挑战中的潜力。6.1.2 基于图学习的单元老化预测与缓解：图神经网络作为一种有效的方法，通过将标准单元表示为图结构——其中晶体管及其互连分别对应节点和边——来预测单元级的老化退化现象。借助图的结构特征及邻域聚合技术，图神经网络能够精准捕捉电路结构与老化导致的退化之间的关联。结合图时间单元、GraphSAGE、图注意力机制以及EdgeGAT等技术的时空图神经网络框架，在保持高准确率的同时，大幅提升了考虑老化的延迟预测及静态时序分析的效率[239, 240, 241]。近期研究还将基于图神经网络的老化预测方法扩展到了数字和模拟集成电路领域。异构图卷积及图注意力网络提升了晶体管退化估算、单元延迟预测以及考虑寄生效应的时序分析能力，这些应用涵盖了模拟电路和标准单元电路[15, 39, 42]。多视图图学习以及基于时空Transformer的图神经网络则进一步提升了路径级时序预测的精度，使其接近SPICE模型的水平，同时显著降低了计算时间，不过在模拟导线延迟及实现无缝EDA集成方面仍存在一些挑战[33, 101]。诸如全面的图神经网络综述以及开源的GNN4CIRCUITS框架等最新发展，进一步体现了图神经网络在集成电路设计、可靠性分析及安全保障领域的广泛应用前景[56]。表7总结了各类具有代表性的基于图神经网络的老化预测模型的性能表现。表7. 模型预测层级 图表示方式 老化工作负载 布局寄生效应 单元路径 异构性 同质性 Vgs Vds GraphSAGE + GTU [239] ? ? ? ? ? ? ? ? H-GCN [39] ? ? ? ? H-GAT [241] ? ? ? ? ? HGAT [42] ? ? ? ? ? STTN+GAT [33] ? ? ? ? PNA-GNN [15] ? ? ? EdgeGAT [240] ? ? ? ? 不同基于图学习模型的比较及其特点6.2 面向EDA优化的策略传统EDA算法主要侧重于功率、性能与面积的优化，对可靠性的关注相对有限。然而，随着对更高性能需求的增加以及为应对老化问题而需要更大的保护带宽度，新的优化技术应运而生。本节将探讨在单元库管理、布线、门电路替换等相关领域中用于识别和缓解老化相关退化的优化技术。6.2.1 考虑老化的单元级优化：通过对标准单元库进行考虑老化的优化，可借助先进的时序分析与综合技术来缓解由硼离子注入效应带来的退化问题。Wang等人[227]提出了一种考虑N型硼离子注入效应的时序分析框架，该框架能够识别关键路径，并根据最坏情况下的信号概率对门电路进行优先级排序，研究表明，只需保护1%的门电路，就能在十年时间内避免超过10%的时序退化，且成本极低。作为补充，Ebrahimi等人[54]提出了一种逻辑综合方法，该方法能根据器件对老化的敏感程度动态分配保护带宽度，从而对易受影响的路径加强约束，而对其他路径则适当放宽约束。将该方法与商业EDA工具相结合后，可使电路的使用寿命延长两倍，且面积增加量可忽略不计。这种有针对性的、基于约束的优化策略能有效平衡可靠性与设计效率。具备退化感知功能的单元库及优化算法则进一步提升了电路的抗老化能力。Amrouch等人[18]开发了考虑硼离子注入效应的单元库，这类单元库能够模拟延迟、功耗以及晶体管参数的变化（如载流子迁移率），研究表明，除了考虑阈值电压之外，进行全面的硼离子注入效应建模能够避免低估老化带来的影响。Glowworm Swarm Optimization和NSGA等先进算法则能在考虑老化和工艺变化的情况下，实现性能与功耗之间的最佳平衡，从而在既定功耗预算内将关键路径的延迟降低50%。与此同时，路径隔离技术和门电路替换技术则有助于减少过度设计现象：隔离易老化的路径可节省67.7%的面积，而考虑硼离子注入效应的门电路替换技术则能使延迟降低25.11%。此外，诸如在14纳米FinFET结构中采用非均匀单元扩展之类的直接电路调整方法，可将电路使用寿命延长150%，而基于时序驱动的ATPG优化技术则可通过调整晶体管规模及重构逻辑结构来减少硼离子注入效应带来的延迟。综上所述，这些技术进步体现了EDA工具正逐渐向以可靠性为导向的方向发展，老化问题已融入设计的各个阶段及优化过程之中。6.2.2 考虑老化的布线技术：片上网络架构会因老化导致的退化问题而面临可靠性挑战，尤其是不均衡的流量分布和局部过热现象会进一步加剧这一问题，而采用考虑老化的布线技术则可以有效解决这些问题。LAXY算法可通过重新分配数据包流量，使电路的平均无故障时间延长42%–56%，同时降低延迟7%[184]。对于三维片上网络，ARTEMIS算法可通过动态调整应用程序的运行环境并调节电压值，从而支持更多应用程序的运行，进而延长网络使用寿命25%[178]。RETUNES算法则结合了近阈值电压调节技术与自适应布线策略，应用于Splash-2类型的工作负载时，可实现2.5倍的功耗降低，以及3倍的能量-延迟乘积提升效果[26]。SCRA算法则采用确定性混合布线策略来均匀分配数据流量，从而提升网络的整体稳定性[243]。集中式老化表则能够利用实时老化数据动态调整路径分配，从而在几乎不影响延迟的前提下，将路由器因老化导致的性能失衡现象降低52%[62]。在基于FPGA的片上网络中，缓冲器的性能下降会影响到布线的可靠性及信号完整性；而采用应力平衡布线技术则可将时序保护带宽度降低14.1%–31.7%[109]。总体而言，自适应布线、动态电压调节以及在线监测等策略都凸显了在片上网络设计中考虑老化因素的重要性。通过从架构层面和电路层面共同解决老化问题，这些策略能够在多核环境中的通信性能、使用寿命及能效方面带来显著提升。6.3 用于缓解老化的近似计算技术近似计算作为一种有效的设计理念，充分利用了图像处理和神经网络等领域中对误差的容忍度，从而在保障计算精度的同时提升效率[124]。通过放宽严格的正确性要求，这类技术能够缓解关键路径因老化而产生的延迟问题，从而实现持续的高频运行。自适应近似计算技术则能够通过动态权衡瞬时延迟变化与长期性能提升之间的关系，相比传统的保护带宽度设计方法，可实现21%的速度提升，且面积和能耗的增加量不到2%[31]。诸如与电压无关的时序违规转换技术，可在保持0.8%的面积增加量的前提下，分别将动态功耗和静态功耗降低21.45%/10.78%[113]；而自动化的门电路级近似计算框架则可通过控制功能上的微小误差，将老化带来的错误降低1208倍[24]。在纳米级技术中，经过简化的算术电路（如乘法器）能够在几乎不损失性能质量的前提下最小化保护带宽的需求，从而确保图像处理过程中的视觉效果不受影响[191]。总体来看，这些近似计算方法都证明了其在兼顾性能、功耗与精度方面的优势，同时能够帮助解决与老化相关的可靠性问题，因此有望成为长期电路优化的重要策略。6.4 基于物理不可克隆函数的老化特性分析及缓解技术物理不可克隆函数利用集成电路制造过程中的差异性来生成独特的标识符，从而用于安全应用领域。然而，硼离子注入效应、氢原子注入效应以及热载流子扩散效应等老化机制会随着时间的推移降低PUF的可靠性，进而威胁到其长期安全性[108]。为了解决这一问题，研究人员开发出了具有抗老化能力的PUF架构。例如，基于电流控制技术的反相器结构RO PUF可以通过调节漏极电流来稳定其性能，其性能甚至优于传统设计方案[128]。基于FPGA的RO PUF则可通过使用SRAM单元及多路径查找表来有效缓解瞬态效应和老化问题，无需对硬件进行重新设计，即可将可靠性提升37.4%，同时将老化导致的性能下降幅度降低37%[43]。更为先进的PUF设计则采用了多种创新技术来抵御老化影响。基于NAND闪存的PUF则通过“编程干扰”技术以及自适应调谐机制，能够在1000次操作之后依然保持随机性与可靠性[189]。高度抗硼离子注入效应的RO PUF则在两种不同的实现方案中，都将由于硼离子注入效应导致的频率下降幅度分别降低了57.2%和34.6%，同时实现了可靠性、功耗与面积成本之间的良好平衡[165]。这些创新成果——包括电流控制电路、多路径架构以及闪存技术等——都表明，通过设计层面的优化，完全可以显著提升PUF的耐用性及其抗老化能力，从而保障其长期稳定性。7 挑战与未来发展方向随着CMOS技术不断向10纳米以下的节点发展，集成电路面临着日益复杂的可靠性问题，这些问题的产生源于老化机制（包括硼离子注入效应、氢原子注入效应、热载流子扩散效应以及电磁效应）与工艺参数及环境因素之间的相互作用。目前，要设计出真正具备抗老化能力的系统仍然面临诸多挑战。在如此小的尺度下，基于物理原理的模型由于受到量子效应以及复杂三维结构的影响，难以进行精确计算，而且也无法充分体现各种老化机制之间的非线性相互作用。此外，在更小的节点上，老化现象的随机性更强。现有的统计模型难以准确描述这些变化的动态特性、它们与初始状态变化及工作负载相关因素之间的关联关系，同时也缺乏全面的特性分析数据。传统的缓解策略也存在一定的局限性。保护带宽度设计虽然能够提升性能，但也会增加功耗；而像AVFS这类自适应系统则需要复杂的片上监测机制，而这些监测机制本身也会随时间老化，从而形成新的可靠性问题。这些策略往往只能提供局部的解决方案。目前的老化传感器存在噪声敏感、校准偏差较大，以及无法区分不同老化机制等问题。随着人工智能加速器及汽车电子等新兴应用领域的不断发展，其对系统可靠性的要求越来越高，而现有的框架已无法完全满足这些需求，因此有必要开发定制化的解决方案。要解决这些挑战，就需要开展跨学科的研究。机器学习为替代基于物理原理的模型、实现精准的老化预测提供了有效途径。在器件层面，采用先进的材料（如二维半导体和高介电常数材料）则可以从本质上降低老化对电路性能的影响。在系统层面，通过硬件与软件的协同设计，可以在整个计算体系中融入老化感知机制，从而优化工作负载的分配，减少老化问题易发区域。归根结底，要实现电路的抗老化能力，就需要采取全面的策略，将可靠性作为设计的核心目标，这需要对EDA工具、设计方法以及行业标准进行相应的调整。表8总结了当前面临的挑战，并提出了面向抗老化设计的重点研究方向。表8. 当前挑战与未来研究方向基于物理原理的老化模型：在10纳米以下的节点上，由于电流密度极高且存在复杂的三维结构，要对硼离子注入效应、氢原子注入效应、热载流子扩散效应以及电磁效应等老化机制进行建模，其计算成本非常高。基于机器学习的预测建模：利用深度神经网络、循环神经网络以及图神经网络等混合机器学习模型，结合跨技术节点的迁移学习技术，来实现更精准的老化预测。随机老化变异问题：针对工艺变化及老化现象所带来的随机变化，建立统一的统计模型十分困难，尤其是当这些变化存在空间相关性或与工作负载相关时。先进的统计分析框架：需要开发能够处理静态及动态变化情况的时空模型，而这离不开覆盖多种拓扑结构及不同工作条件下的全面标准化数据集。缓解策略之间的权衡问题：保护带宽度设计虽然能够提升性能，但会增加能耗；而自适应技术则会导致系统复杂性增加以及面积开销上升。硬件与软件的协同设计：需要建立统一的框架，用于实现考虑老化因素的编译、运行时管理以及可重构架构设计，从而动态优化任务分配方案。片上老化传感器：现有的传感器容易受到噪声、抖动以及自身老化现象的影响，这不仅会影响其校准精度，还会限制其对不同老化机制的区分能力。具备自我校准功能的传感器网络：通过采用具有冗余设计、交叉验证功能以及数据融合技术的分布式传感器阵列，可以提高传感器的精度与稳定性。测试与验证问题：由于难以将加速测试结果与实际应用环境相联系，目前还缺乏标准的测试方法。虚拟老化测试平台：可以利用数字孪生技术，结合加速测试与机器学习方法，再辅以行业通用的标准化测试基准与评估指标，来构建虚拟老化测试环境。EDA工具的整合问题：目前的EDA工具在物理设计、性能分析以及验证环节中，还缺乏考虑老化因素的优化功能。具备老化感知功能的EDA生态系统：需要将预测模型整合到商业EDA工具的各个流程中，包括综合、布局、布线以及验证环节，同时还需要建立准确的老化成本评估函数。材料与封装方面的限制：在先进的芯片节点上，传统材料容易出现性能下降的问题，而三维集成电路及先进封装技术带来的热管理难题则进一步加剧了这一状况。先进材料与冷却技术：需要采用二维半导体、高介电常数材料以及碳纳米管等新型材料，以及具备微流体冷却功能的三维集成电路及异构集成技术，以提高电路的耐用性及热稳定性。跨层次优化问题：由于电路设计、架构设计以及系统设计之间缺乏有效的协调，往往会导致设计方案不够理想，且会出现不必要的资源浪费。跨层次可靠性管理：需要建立能够协调硬件与软件层之间关系的整体框架，从而实现智能的任务迁移、资源分配以及故障恢复功能。集成电路可靠性的当前挑战与未来发展方向8 结论随着芯片尺寸不断缩小，以及各类新兴应用领域对高性能芯片的需求日益增加，可靠性问题愈发突出。本综述围绕集成电路老化这一复杂问题展开了深入探讨，内容涵盖了各种基本的老化机制，以及用于监测和缓解老化问题的相关技术。从结构上看，本综述首先介绍了各种主要的老化机制（第3节），包括硼离子注入效应、氢原子注入效应、热载流子扩散效应、电磁效应以及由老化现象引发的随机变化，这些因素共同导致了现代集成电路可靠性和性能的下降。随后，本文详细分析了各种主要的老龄化监测技术（第4节），包括反相器输出电阻测量技术、电容电阻参数测量技术，以及专门为评估电路性能老化问题而设计的传感器电路。第5节则探讨了各种老化缓解策略，这些策略涵盖了电路层面和系统层面的解决方案。我们研究了在电路层面针对数字逻辑电路的多种综合缓解方案，包括自适应电路设计、保护带优化、策略性门电路缩放以及能够有效降低老化效应的电源控制技术。同时，我们对SRAM存储系统（包括SRAM单元及其周边电路）的老化特性及缓解策略进行了分析，还探讨了基于SRAM的内存计算架构所带来的问题，因为这类架构中的老化故障可能影响计算完整性。该综述还研究了老化对传统模拟电路（如运算放大器、电压控制振荡器及数据转换器）以及新兴的神经形态电路（包括硅神经元和突触）的影响，重点介绍了针对不同电路类型的策略，以防止局部故障演变为整个系统的故障。除了电路层面的技术外，综述还探讨了系统层面的缓解策略，如ABB、AVFS以及工作负载平衡调度器。这些方法利用现有基础设施，通过智能资源分配实现可扩展的可靠性管理，在优化现代电子系统中各组件交互的同时避免过多的硬件开销。此外，我们还研究了新兴的基于软件的老化预测与缓解策略（第6节），包括用于老化预测和缓解的机器学习方法（如图神经网络、强化学习等）。最后，综述系统地阐述了当前在老化特性分析及缓解方面的挑战与未来研究方向（第7节），强调了建立标准化基准测试框架以及在设计流程中更充分考虑老化因素的必要性。尽管集成电路设计取得了显著进展，但仍有诸多挑战，比如需要更精确的老化模型来捕捉跨层交互效应，需借助时空统计框架更好地处理工艺差异和环境因素的影响，还需在设计的各个阶段更有效地整合监测与缓解策略。未来的研究应致力于建立标准化基准测试框架，为机器学习应用创建大量数据集，同时探索能够从本质上降低老化效应的创新材料与器件架构。随着半导体行业不断向更小的尺寸和更高的性能发展，解决与老化相关的问题对于确保在可持续且可靠的计算时代中集成电路的可靠性和使用寿命至关重要，尤其是在汽车、医疗保健和人工智能领域那些故障后果极为严重的关键应用中。