一种采用磁阻传感电路并结合时域位筛选技术的高可靠性STT-MRAM PUF

《Microelectronics Journal》：A High-Reliability STT-MRAM PUF Using a Magnetoresistance Sensing Circuit with a Time-Domain Bit-Screening Technique

　　

摘要

基于自旋转移矩磁随机存取存储器（STT-MRAM）的物理不可克隆函数（PUF）在边缘安全领域具有巨大潜力；然而，传统的电流比较架构由于磁阻比在极端波动下变化有限，会导致较高的固有比特错误率。为解决这一问题，本文提出了一种新型的STT-MRAM PUF架构。该设计通过专用的磁阻检测电路，结合自写机制来放大物理电阻偏差，并采用时域筛选技术精准消除边缘比特。布局后仿真结果显示，在所评估的工艺、电压和温度条件下，无需使用ECC模块，最坏情况下的筛选后比特错误率为2.48%，而芯片间汉明距离仍可保持在50.09%。这种物理层动态筛选有效抑制了外部环境噪声，为资源受限的硬件安全提供了实用的优化方案。

引言

随着物联网边缘节点的迅速普及，资源受限系统中对轻量级且高度可靠的硬件安全原语的需求日益增加。PUF作为一种创新的安全机制，旨在避免传统明文密钥存储带来的安全隐患，它利用集成电路制造过程中不可避免的纳米级工艺差异——这些差异通过逆向工程根本无法复制——来生成全局唯一且不可预测的硅指纹。在各种物理熵源技术中，基于新型非易失性存储器的架构受到了学术界和工业界的广泛关注。这类技术之所以备受青睐，是因为它们具有极低的静态漏电流、更高的后端集成密度，且能与标准CMOS工艺完美兼容。尤其是STT-MRAM，凭借其近乎无限的读写寿命和纳秒级的磁化切换速度，被公认为构建高安全性硬件密钥的最佳物理载体。

然而，STT-MRAM PUF的大规模商业应用目前仍受到热力学和电气可靠性方面的限制。在深亚微米节点上，核心存储器的隧穿磁阻受物理极限制约，极易受到工艺偏差和温度变化的影响，因此平行状态（低电阻）与反平行状态（高电阻）下的电阻概率密度函数必然存在统计重叠。当差分测试支路间的瞬态电流差接近感应放大器的分辨率阈值时，热噪声、电源网络中的瞬态波动或温度突变等外部动态应力都可能突破原有的检测阈值。这类干扰会导致读取结果出现不可逆的逻辑翻转，即所谓的“边缘比特”缺陷，进而显著提升系统的固有比特错误率。

为解决这一根本问题，现有研究大多采用在后端添加复杂的纠错码模块或引入时间多数投票算法来进行补偿。但这些仅依靠逻辑算法的解决方案不仅会引入数千个额外的组合逻辑门，从而大幅占用物联网设备的硅面积和动态功耗，还会导致响应延迟过高。此外，有些研究通过增加写入余量或修改比较器结构来提升可靠性，但在宽工作温度范围内保持低比特错误率仍然是个难题。

为从物理层面克服上述技术瓶颈，本文提出了一种具备强大环境抗干扰能力的新型MRAM PUF级联架构，可实现无需ECC的运行。其核心创新在于集成了一种高精度的磁阻检测电路，该电路能够将微观的静态电流差异无损地转换为时间轴上的脉冲宽度。通过将可靠性保障前置到模拟前端，这一策略不仅能从源头降低固有比特错误率，还能通过摒弃复杂的后端纠错模块，有效优化系统面积和功耗。

本文的主要贡献如下：

• (1)
  本文提出了一种跨领域的磁阻检测电路，用于克服因磁隧道结工艺分散度不足导致的读取余量受限问题。该电路通过将电阻状态映射为时间域内的脉冲宽度，利用内置的低通滤波功能自然抑制瞬态噪声，为量化处理提供极为稳定的基础。
• (2)
  本文建立了一种级联式错误预防策略，结合时域比特筛选和自写增强机制。该策略首先利用正反馈电流不对称地放大物理偏差，再通过硬件级的比特屏蔽精准消除受工艺、电压和温度影响的边缘比特，从而实现出色的环境可靠性。
• (3)
  本文实现了完全定制化的物理布局，并建立了完善的验证流程。在SMIC 40纳米工艺平台上，该系统在仅增加525.9平方飞米/比特的极小面积开销的情况下，就实现了优异的比特错误率性能，为资源受限场景下的轻量级硬件安全原语提供了新的解决方案。

本文的其余部分结构如下：第2节深入分析了MRAM PUF的物理机制及错误产生原因；第3节详细介绍了所提出的级联架构、磁阻检测电路的量化原理以及筛选流程；第4节展示了仿真结果并进行了相关文献对比；最后，第5节对全文进行总结。

章节节选

STT-MRAM器件的物理特性

在STT-MRAM中，磁隧道结是实现非易失性数据存储的核心物理载体。从微观结构上看，这类器件通常由三层结构组成：首先是磁化方向被硬磁层牢牢固定的参考层，接着是起到量子隧穿隔离作用的超薄氧化镁屏障层，最后是可以被可控地偏转磁化矢量的自由层。当有电流被定向注入时

所提出的MRAM PUF架构

为有效抑制复杂的噪声干扰，并避免使用ECC所带来的高昂成本，图1展示了所提出电路的顶层架构。这一物理不可克隆系统是通过高密度PUF比特单元阵列、静态时序与偏置控制模块、高并发的行列解码器、嵌入自写机制的高精度CLSA以及磁阻检测电路的深度集成而形成的。这些组件在精确的控制下协同工作

实验结果与分析

本研究基于SMIC 40纳米标准CMOS工艺节点，使用Cadence Virtuoso平台对所提出的64×32核心阵列的完全定制化物理布局进行了验证。图5详细展示了该电路的顶层架构以及紧凑的PUF比特单元布局。经过严格的寄生参数提取和布局后仿真，包括外围数字辅助电路在内的系统总硅面积约为31064.89平方微米

结论

针对资源受限的物联网边缘安全节点，本文提出了一种采用磁阻检测电路的轻量级STT-MRAM PUF架构。通过结合自写预放大与时域比特筛选技术，该设计有效降低了温度引起的响应不稳定性。布局后仿真表明，在所评估的工艺、电压和温度条件下，该架构在不使用ECC的情况下，最坏情况下的筛选后比特错误率为2.48%，芯片间唯一性可达50.09%

利益冲突声明

? 作者声明不存在任何可能影响本文研究的已知利益冲突或个人关系。

致谢

本研究部分得到了慈溪市科技计划项目（项目编号CZ2025006）、浙江省科技计划“先锋领军雁+X”项目（项目编号2025C01063）、宁波大学“双一流”合作专项委托科技合作项目（项目编号HK2025000072）、国家自然科学基金（项目编号62474100）以及其它机构的支持

韩少辰|张慧红|徐梦凡|闫浩轩|张跃军|王鹏军

中国宁波315211，宁波大学电气工程与计算机科学学院