多参数协同优化与缺陷消除技术：应用于12英寸背照式CMOS图像传感器中的无扇贝结构、低损伤深沟隔离工艺

《Materials Science in Semiconductor Processing》：Multi-parameter co-optimization and defect elimination for scallop-free, low-damage deep trench isolation in 12-inch backside-illuminated CMOS image sensors

　　

摘要

在背照式（BSI）CMOS图像传感器（CIS）中，深沟隔离（DTI）对于抑制像素串扰至关重要。然而，Bosch工艺往往会产生波浪状的侧壁和等离子体引起的损伤（PID），这会增加白色像素（WP）的缺陷。本研究使用12英寸90纳米BSI平台和脉冲电感耦合等离子体刻蚀技术，系统地研究了Bosch工艺参数（气体组成、时间比、占空比和偏置功率）对DTI结构及损伤的影响。物理故障分析显示，侧壁的波浪状与白色像素数量的增加之间存在直接相关性。工艺优化表明，时间比为1.37-1.47时可以获得无波浪状的侧壁；而偏置功率是影响PID的主要因素。通过使用接触电位差（V_CPD）测量技术进行快速损伤评估，我们发现降低偏置功率可以显著减少白色像素的数量。然而，这种减少最终受到刻蚀停止和均匀性不佳的限制。此外，通过扩大阴影环覆盖范围并优化腔室清洗顺序，消除了两种特定于边缘的缺陷：草状硅残留物和氟碳聚合物碎片。优化后的工艺实现了无波浪状侧壁、均匀的高k填充层以及减少的白色像素缺陷。

引言

作为现代成像系统的核心组件，CIS已广泛应用于消费电子、汽车电子、安全监控和医学成像领域[1]。随着半导体制造技术的不断进步，像素间距已从早期几微米缩小到亚微米级别，甚至接近0.5微米[2]。这种像素密度的增加对相邻像素之间的电气和光学隔离提出了更严格的要求[3]。为了从根本上抑制光学和电气串扰，高级BSI CIS中广泛采用了DTI技术[4,5]。

DTI的制造主要基于两种等离子体干刻蚀技术。一种是非Bosch单步刻蚀工艺，使用SF₆/O₂、HBr/NF₃/O₂或类似的化学试剂，虽然可以产生光滑的侧壁，但选择性较低且aspect比受限[6,7]。Bosch工艺结合了基于SF₆的刻蚀和基于C₄F₈的侧壁钝化步骤，由于它将刻蚀速率与各向异性解耦，并提供高选择性，因此被广泛应用于高aspect比的硅刻蚀[8,9]。Voss等人证明了在刻蚀过程中加入C₄F₈可以实现光滑的垂直侧壁[10]。Fu等人利用aspect比依赖性的波纹衰减效应，提出了一种结合RIE和Bosch的工艺方法，有效消除了沟槽顶部的粗糙度[11]。Lin等人进一步比较了各种后刻蚀处理方法，证实Cl₂/HBr等离子体刻蚀可以显著平滑现有的波纹，而不会引起表面裂纹[12]。然而，Bosch工艺的循环性质以及等离子体物理和化学的复杂性带来了多个挑战。首先，高能离子在硅表面的轰击会引入晶格损伤和界面态缺陷[13]；当这些缺陷存在于光电二极管的耗尽区内时，会显著增强暗电流的产生，最终表现为图像中的白色像素缺陷[14],[15],[16]。为了解决这些问题，人们提出了多种方法来减少暗电流和白色像素的数量。Zhan等人通过负转移栅极偏压和优化的P阱/P⁺注入来钝化Si/SiO₂界面缺陷，实现了超过80%的减少[17]。Park等人在深沟隔离（DTI）的侧壁上集成高k介电层，以增强空穴积累并抑制泄漏；他们还用无氟硼掺杂的多晶硅填充DTI，以防止氧化物降解并减少白色像素[18,19]。Lee等人报告了一种薄膜固定光伏二极管（TF-PPD）图像传感器，通过使用转移栅极将电荷存储区与缺陷丰富的读出节点隔开，切断缺陷辅助的暗电流路径，从而减少了暗电流[20]。

研究表明，PID与刻蚀参数密切相关，尤其是偏置功率：高偏置功率会导致强烈的离子轰击，从而在DTI侧壁产生明显的晶格位错和损伤层，严重影响器件的暗电流性能[21]。此外，还可能产生与工艺和硬件相关的缺陷。在大面积开放区域，氟碳聚合物的不均匀去除会产生微掩模，最终形成草状硅残留物；积累在腔室阴影环上的聚合物可能会剥落并作为碎片缺陷落在晶圆边缘[22]。理解和控制这些缺陷对于开发可靠的DTI刻蚀工艺至关重要。学术界和工业界在DTI刻蚀方面取得了显著进展，特别是在提高aspect比、平滑侧壁形态和抑制等离子体损伤方面[23,24]。然而，实现高质量的DTI刻蚀并非仅仅优化单一参数的问题；它是一个复杂的多元优化挑战，需要同时调控多个参数，包括气体比例和流量、射频功率匹配和占空比、刻蚀到钝化时间比、腔室温度和压力[25,26]。在大规模生产环境中，工艺窗口的确定不仅要满足电气性能目标，还要满足晶圆级均匀性、缺陷率控制和设备兼容性等额外要求。

本研究在Nexchip的12英寸90纳米BSI CIS大规模生产平台上进行。我们研究了关键Bosch参数（气体组成、时间比、占空比和偏置功率）与DTI结构之间的关系，评估了它们对等离子体诱导损伤和白色像素缺陷的影响。随后，针对特定问题（如刻蚀诱导的缺陷、侧壁的波纹形态和聚合物残留物）进行了系统的机制分析和优化实验。最后，我们为高均匀性和低损伤的BSI CIS应用开发了一种协同优化策略。这项工作为BSI图像传感器中深沟刻蚀的研发和大规模生产提供了工艺参考。

章节片段

实验细节

本研究中BSI CIS的制造工艺包括背面减薄和DTI，如图1所示。从传统的正面CMOS逻辑器件制造开始，关键工艺步骤包括晶圆键合、背面减薄、DTI形成和背面金属化。详细工艺流程如下：首先在重掺杂的P型（P+）衬底上生长外延（EPI）层，然后形成浅沟隔离（STI）

结果与讨论

本节通过器件反向工程分析了DTI结构对CIS中白色像素缺陷的影响。图3(a)展示了像素区域的标准布局，标出了像素区域及其中心和边缘区域，以便评估工艺均匀性。图3(b)展示了12英寸晶圆上的白色像素检查坐标网格，每个坐标对应一个芯片：图3(b1)和3(b3)代表良好的芯片，而图3(b2)表示有缺陷的芯片。图3(c)

结论

本研究在12英寸90纳米BSI CIS平台上系统地研究了Bosch DTI刻蚀工艺。通过器件故障分析和多参数实验，建立了刻蚀参数、DTI侧壁结构和白色像素缺陷之间的内在关联。横截面TEM和EDX表征直接证实，侧壁的波浪状会降低高k钝化层的均匀覆盖。通过协同优化气体组成、时间比和

CRediT作者贡献声明

Ran Wang：撰写 – 原稿。 Hou-Cheng Duan：验证。 You-Cheng Lin：数据管理。 Dong-Yi Lin：方法论。 Zhi-Qiang Yang：撰写 – 审查与编辑。 Xin-Yao Yu：撰写 – 审查与编辑。

资助

本研究未获得任何公共、商业或非营利机构的特定资助。

利益冲突声明

作者声明以下可能被视为潜在利益冲突的财务利益/个人关系：Zhi-Qiang Yang表示Nexchip提供了行政支持和写作协助。Xin-Yao Yu与安徽大学有关联，包括就业和非财务支持。如果还有其他作者，他们声明没有已知的可能会影响研究的财务利益或个人关系。

致谢

本项目得到了Nexchip Semiconductor Corporation的支持。

Ran Wang|Hou-Cheng Duan|You-Cheng Lin|Dong-Yi Lin|Zhi-Qiang Yang|Xin-Yao Yu

安徽大学材料科学与工程学院，合肥，230601，中国