一种紧凑且节能的、具备机器学习抗干扰能力的强大物理随机函数（PUF），采用交叉连接的亚阈值电流求和技术实现

《Microelectronics Journal》：A compact and energy-efficient machine learning-resilient strong PUF using cross-interconnected subthreshold current summation

　　摘要
尽管强物理不可克隆功能（PUFs）通过利用非线性架构来增强机器学习（ML）的弹性，但在功耗、读取可靠性和面积的开销之间取得平衡仍然是一个关键挑战。为了克服这一瓶颈，本文提出了一种交叉连接的亚阈值电流求和PUF（CICS-PUF）。CICS-PUF利用交叉连接网络建立非线性乘积求和（SoP）映射，有效地提高了ML建模的复杂性，同时保持了每单元2.5个晶体管的高熵源密度（2.5 T/单元）。此外，为了确保在极端环境波动下的可靠读取，本文无缝集成了一个抑制反冲的双尾比较器、一个原生NMOS稳压器和一个可重构的静态偏置网络。在标准SMIC 40纳米CMOS工艺中的布局后仿真表明，该设计在广泛的温度（-20至125°C）和电压（0.9至1.1V）范围内保持最佳情况下的比特错误率（BER）低于5%。最终，在10k训练集下，CICS-PUF将标准ML攻击的预测准确率限制在54.58%，并在187μm2的核心面积内实现了0.30 pJ/比特的高能效。

引言
随着物联网（IoT）和边缘计算的迅速普及，在资源受限的硬件节点上建立可靠的硬件安全机制变得至关重要[1][2]。作为一种新兴的硬件安全原语，物理不可克隆功能（PUFs）利用集成电路制造过程中的固有和不可预测的工艺变化生成独特的加密密钥[3][4][5]。特别是，强PUFs利用庞大的挑战-响应对（CRP）空间作为IoT生态系统的多功能硬件信任锚点。因此，它们促进了诸如轻量级认证、密钥管理和系统级完整性验证等基本安全服务[6][7]。然而，传统的强PUF架构容易受到机器学习（ML）建模攻击的影响。这种脆弱性主要源于标准架构中信号延迟或电流的线性叠加[8][9]。这种线性特性允许攻击者使用相对较少的CRP训练集构建高精度的数字模型。通过使用逻辑回归（LR）和支持向量机（SVM）等算法，他们可以轻易地破坏PUF的安全性[10][11][12]。为了解决这一脆弱性问题并有效增加ML建模的复杂性，利用亚阈值特性的混合信号PUFs提供了一个非常有前途的解决方案[13][14]。在亚阈值区域，电流对工艺变化的敏感性呈指数级，这种物理特性本质上构建了高度非线性的输入-输出映射。此外，亚阈值操作所固有的极低功耗完美符合IoT应用的严格要求[15][16][17]。尽管有这些优势，现有的设计仍然难以在功耗、读取可靠性和面积开销之间达到最佳平衡[18][19][20][21][22][23]。由于固有的热敏感性，传统的亚阈值设计在没有有效温度补偿的情况下通常具有较高的比特错误率（BER）。然而，引入此类补偿通常会带来较大的静态功耗和面积开销。为了解决上述性能权衡的局限性，本文提出了一种新颖的交叉连接的亚阈值电流求和PUF（CICS-PUF）。如图1所示，与最近的最先进（SOTA）工作相比，所提出的架构位于性能空间的左下角。这表明该设计在确保可靠性和维持机器学习弹性的同时，最小化了面积占用和功耗。该设计在标准SMIC 40纳米CMOS工艺中通过仿真进行了验证，并在广泛的温度（-20至125°C）和电源电压（0.9至1.1 V）变化范围内进行了评估。本文的主要贡献总结如下：
1. 提出了一种高密度的2.5 T/单元熵源阵列，它利用交叉开关网络动态路由差分亚阈值电流。这种动态路由触发了空间极性的雪崩效应，将线性求和转换为高度复杂的乘积求和（SoP）映射。这有效地增加了ML建模攻击的数学难度，将预测准确率限制在10k训练集下的54.58%。
2. 提出了一种可重构的静态温度补偿策略和改进的抑制反冲的双尾比较器。结合经典的亚阈值级联稳压器，该设计无需冗余电路即可有效抵消环境漂移和设备不匹配，使最佳情况下的BER在广泛变化范围内保持在5%以下。
3. 所提出的CICS-PUF保持了紧凑的187 μm2面积，并实现了0.30 pJ/比特的超低能效。这种高性能是通过一个系统友好的架构实现的，该架构采用双电源域，仅需要一个外部带隙参考。此外，所有其他信号都是纯数字的，确保了系统级集成的高兼容性。

针对IoT应用，实际的协议级限制防止对手收集大量的CRP数据集。因此，在10k CRP阈值下保持ML弹性提供了足够的实际安全边际，同时保持了低功耗和面积占用。

研究背景
最近，强PUF的设计重点从传统的纯数字延迟线转向了亚阈值混合信号架构[18]。这种转变旨在提高对先进ML攻击的弹性，同时满足边缘设备的严格功耗限制。本节详细介绍了亚阈值非线性的理论基础，并对现有SOTA强PUF的技术演进和局限性进行了分类分析。

CICS-PUF电路设计
本节详细介绍了所提出的CICS-PUF的硬件电路实现。如图3所示，硬件系统的顶层架构主要包括一个差分亚阈值熵源阵列和一个高精度读取比较器。在熵源阵列内部，电压生成阵列与并行PMOS阵列协作生成微弱的差分电压信号。通过级联的交叉开关网络，系统可以动态重组……

仿真结果和分析
本节展示了在标准SMIC 40纳米CMOS工艺中设计的CICS-PUF的仿真结果和性能分析。布局后的蒙特卡洛（MC）仿真用于准确评估BER和功耗，而示意图级别的MC仿真用于其余指标。如图8所示，物理核心布局尺寸为15.92μm×11.76μm，总面积为187 μm2。默认评估设置假设标称电源电压……

结论
本文提出了一种具有2.5 T/单元紧凑熵源密度的亚阈值CICS-PUF。在标准SMIC 40纳米CMOS工艺中的布局后仿真表明，整个PUF核心实现了0.30 pJ/比特的能效和187 μm2的紧凑核心面积，同时将最佳情况下的BER限制在-20至125°C和0.9至1.1 V范围内为4.90%。由于非线性SoP映射的驱动，该架构在10k CRP训练集下确保了实际的ML弹性。考虑到协议级……

作者贡献声明
Peng Wang：概念化、方法论、软件、调查、写作——原始草稿。
Zidan Wang：调查、验证。
Ji Zhang：调查、验证。
Keke Hu：监督、写作——审阅与编辑。
Kuncai Zhong：监督、写作——审阅与编辑。

利益冲突声明
作者声明他们没有已知的竞争财务利益或个人关系可能影响本文报告的工作。

致谢
本项工作得到了中国国家重点研发计划（编号2024YFE0211100）、中国湖南省自然科学基金（编号2025JJ60433）和中国湖南省教育厅研究基金（编号25B0049）的支持。

Peng Wang | Zidan Wang | Ji Zhang | Keke Hu | Kuncai Zhong
湖南大学半导体学院（集成电路学院），长沙，410082，中国