一种兼具可靠性和可测试性感知能力的低开销SEU韧性锁存器设计，采用版图感知的短路缺陷建模方法

《Microelectronics Journal》：A reliability- and testability-aware low-overhead SEU-resilient latch design with layout-aware short-defect modeling

　　

摘要

纳米级 CMOS 电路中的时序元件容易受到辐射引起的单粒子翻转（SEU）的影响。大多数加固锁存器设计依赖单元内冗余来实现抗软错误能力，但这种冗余可能会掩盖内部缺陷，导致缺陷逃逸并降低抗软错误能力。现有的扫描测试感知设计，如 STAHL、HIDER 和 LOSTA，通过可测试性设计（DFT）技术提高了缺陷可检测性，但存在相当大的开销。此外，传统的短路缺陷模型依赖网表级节点组合，而不考虑物理布局信息。为了解决这些问题，本文提出了 LADAR，一种具有布局感知短路缺陷建模的低开销抗 SEU 锁存器。LADAR 采用带有 DFT 技术的双输出单元来实现软错误恢复和增强的缺陷可检测性。实验结果表明，LADAR 实现了 84.1% 的缺陷覆盖率，并将测试后易感性因子（PTVF）降低至 6.61%。与扫描测试感知的加固锁存器相比，LADAR 分别将平均延迟、功耗和功耗延迟乘积（PDP）降低了 81.10%、62.50% 和 93.00%。它还在工艺、电压和温度（PVT）变化下表现出鲁棒的性能。

引言

随着晶体管特征尺寸的持续缩小，集成电路的集成密度和性能得到了显著改善。在纳米级 CMOS 电路中，器件尺寸的减小导致电源电压和寄生电容降低，使电路越来越容易受到辐射引起的软错误影响 [1]、[2]、[3]。软错误通常是由高能粒子（如 alpha 粒子和中子）撞击电路的敏感区域引起的。由此产生的瞬态电流脉冲可能会改变电路节点状态，并最终导致数据损坏 [4]。

当软错误发生在锁存器和触发器等时序元件中时，它可能会引起位翻转，这被称为单粒子翻转（SEU）[5]。如果 SEU 只改变了锁存器中一个敏感节点的状态，则定义为单节点翻转（SNU）[6]、[7]。与组合逻辑电路相比，时序元件更容易受到软错误的影响。因此，通过设计实现抗辐射加固（RHBD）技术已被广泛用于保护锁存器免受软错误影响 [8]、[9]、[10]、[11]。现有的 RHBD 锁存器可以大致分为抗软错误设计和软错误自恢复设计。其中，自恢复设计可以将错误节点恢复到正确状态，因此提供更强的抗软错误能力。抗软错误锁存器，如 HiPeR [12] 和 HLR [13]，通过冗余结构实现 SNU 容忍，但它们存在较大的面积和功耗开销，且缺乏自恢复能力。相比之下，自恢复锁存器，如 HLR-CG2 [13]、RFC [14]、ISEHL [15] 和 SERL [16]，通过采用级联 C 元件、双输出 C 元件（DOC）及相关结构实现 SNU 自恢复。然而，这些设计中的内部冗余使得难以有效缓解缺陷屏蔽问题。

更重要的是，大多数现有的 RHBD 锁存器依赖单元内冗余来容忍软错误。图 1(a) 展示了 ISEHL 锁存器，它通过冗余 C 元件和内部反馈路径实现 SNU 自恢复。然而，虽然这种冗余结构可以屏蔽软错误，但它们也可能隐藏单元内部的制造缺陷。以节点 D 和 N4 之间的短路缺陷为例，图 1(b) 中粒子撞击下的 Q 波形显示，该缺陷难以检测，导致缺陷逃逸。此外，图 1(b) 中短路缺陷和粒子撞击下的 Q 波形表明，逃逸缺陷可能会降低 ISEHL 的抗软错误能力。因此，在 RHBD 设计中检测此类潜在缺陷至关重要。尽管扫描测试感知的加固锁存器 STAHL [17]、HIDER [18] 和 LOSTA [19] 通过可测试性设计（DFT）技术提高了缺陷检测能力，并减少了缺陷对抗软错误能力的影响，但它们的面积、功耗和延迟开销远高于传统的加固锁存器。

此外，短路缺陷模型对于评估加固锁存器的缺陷可检测性至关重要。现有的测试感知加固锁存器模型通常通过枚举网表节点的两两组合生成 [17]、[18]。然而，这种基于网表的模型忽略了物理布局信息，可能会生成物理上不现实的缺陷候选项，增加缺陷模拟成本并降低缺陷可检测性评估的准确性。

为了解决这些局限性，LOSTA 锁存器 [19] 引入了一种基于 KLayout 的布局感知短路缺陷建模方法。通过将布局信息纳入缺陷提取，该方法提高了缺陷模型的物理相关性。然而，它需要手动种子分配和额外的几何预处理来进行网络连接分析。此外，其可靠性评估主要关注缺陷覆盖率，而没有明确分析逃逸缺陷对抗 SEU 能力的影响。

为了克服这些局限性，并同时改善抗软错误能力、缺陷可检测性和物理感知缺陷评估，本工作的主要贡献总结如下。

• 1.
  一种具有高可测试性和低开销的抗 SEU 锁存器设计，名为 LADAR。通过集成双输出单元和扫描测试感知结构，所提出的锁存器以较低的硬件和性能开销实现了 SNU 自恢复和增强的内部缺陷可检测性。仿真结果表明，与现有的扫描测试感知加固锁存器相比，LADAR 实现了 84.1% 的缺陷覆盖率（DC），将测试后易感性因子（PTVF）降低至 6.61%，并将平均功耗延迟乘积（PDP）降低了 93.00%。
• 2.
  提出了一种布局感知的同层桥接短路缺陷建模方法，用于在加固 CMOS 锁存器中生成物理上现实的缺陷候选项。通过将引脚/标签信息与基于并查集的连接性分析相结合，所提出的方法从 GDSII 布局重建多层电气连接，并根据不同电气网络之间的最小同层距离生成物理上现实的短路缺陷候选项。与传统的网表级缺陷枚举相比，所提出的方法减少了物理上不现实的缺陷候选项，并提供了更准确的缺陷可检测性评估。

本文其余部分组织如下。第 2 节介绍代表性的加固锁存器设计和扫描测试背景。第 3 节描述了所提出的 LADAR 锁存器的电路结构、工作模式和容错原理。第 4 节提出了基于 GDSII 布局几何邻近性的同层桥接短路缺陷模型生成算法。第 5 节介绍了基于 LADAR 锁存器的扫描单元、扫描链结构和测试流程。第 6 节展示了实验结果和比较分析。最后，第 7 节总结了本文。

章节片段

代表性滤波单元和加固锁存器设计

图 2 展示了多种类型的软错误滤波单元，包括常规 C 元件（CE）、时钟控制 C 元件、扫描使能（SE）控制 C 元件、双输出 C 元件（DOC）和时钟控制双输出 C 元件。这些滤波单元可以有效地抑制软错误从输入传播到输出。以图 2(b) 中的常规 C 元件为例，当两个输入具有相同的逻辑电平时，输出变为输入的

所提出的 LADAR 锁存器

图 5 展示了所提出的 LADAR 锁存器。与只有单一输入和单一输出的传统加固锁存器相比，所提出的 LADAR 锁存器具有两个输入 D0 和 D1，以及两个输出 Q0 和 Q1。CLK 是时钟信号，而 NCK 是 CLK 的反相信号。电路引入了额外的扫描使能信号 SE，用于在功能模式（SE = 0）和测试模式（SE = 1）之间切换。SEN 是 SE 的反相信号。

当 SE = 1 时，D0–Q0 和 D1–Q1 路径

基于布局的同层桥接短路缺陷模型生成算法

传统的缺陷注入方法通常在网表级枚举节点对。然而，它们不考虑实际布局中不同网络之间的物理邻近性。因此，可能会生成大量几何上不太可能的短路缺陷，这增加了模拟开销并降低了缺陷模型的准确性 [25]。为了解决这个问题，本文提出了一种基于几何信息的

基于 LADAR 锁存器的扫描设计

在本节中，我们介绍了基于所提出的 LADAR 锁存器工作特性的扫描设计，并介绍了相应的测试程序。

性能评估

表 1 比较了所提出的锁存器与现有锁存器在容错能力和性能开销方面的差异。评估指标包括容错能力、晶体管数量、功耗、延迟、建立时间、保持时间和功耗延迟乘积（PDP）。

表 1 的第 2 列和第 3 列展示了每个锁存器的 SNU 容错能力。HLR、HiPeR 和 STAHL 是 SNU 容忍锁存器结构。相比之下，HLR-CG2、ISEHL、RFC、SERL、HIDER、LOSTA 和所提出的

结论

本文提出了 LADAR，一种具有增强缺陷可检测性和布局感知短路缺陷建模的低开销抗 SEU 锁存器，适用于可靠的 CMOS 时序电路。与现有的扫描测试感知加固锁存器相比，所提出的 LADAR 锁存器在抗软错误能力、缺陷可检测性和硬件开销之间取得了良好的平衡，分别将平均延迟、功耗和 PDP 降低了 81.10%、62.50% 和 93.00%。此外，一种布局感知的同层

利益冲突声明

作者声明他们没有已知的竞争性经济利益或个人关系，这些关系可能会影响本文所述工作的判断。

Hui Xu|Xiang Li|Ruijun Ma|Zhaolu Shen|Ziqiang Zhao|Qi Zhang|Fangjia Liu

安徽理工大学计算机科学与工程学院，中国安徽省淮南市 232001