通过栅堆叠工程提高InGaZnO垂直沟道存储 transistor的电荷捕获效率：在40纳米技术节点下的验证

《ACS Applied Materials & Interfaces》：Enhancement in Charge-Trapping Efficiency for InGaZnO Vertical-Channel Memory Transistors via Gate-Stack Engineering: Validation in the 40 nm Scaling Regime

　　

摘要

对3D NAND闪存更高比特密度的持续需求加速了Z缩放技术的研发，这种技术用于管理芯片的整体性能。在200摄氏度下沉积的非晶In-Ga-Zn-O（a-IGZO），其原子比为0.49:1:1.73，已被证明是一种有前景的通道材料，适用于大规模集成器件；然而，高效的电擦除操作仍然是一个重要的瓶颈。在这项研究中，我们开发了一种超大规模化的垂直电荷捕获存储器薄膜晶体管（V-CTM TFT），该晶体管结合了a-IGZO通道和纳米晶体ZnO电荷捕获层。引入基于H₂O的Al₂O₃隧穿层（TL）后，实现了界面陷阱辅助的隧道效应，同时优化了ZnO层的整体性能。这种氧化剂驱动的TL工程设计能够通过界面氧空位增强电荷注入，并调整ZnO层内部的陷阱状态，从而无需复杂的空穴注入即可扩展存储窗口。该V-CTM TFT针对通道长度为60纳米的器件进行了优化，并在40纳米的超大规模范围内进行了验证，即使在高度缩小的情况下也能实现较大的存储窗口（约10伏特）和稳定的三电平单元操作。此外，该器件在80摄氏度下的高温运行可靠性以及较高的单元间重现性（包括晶圆内部和批次间的差异）也得到了验证，为未来的高密度3D存储器架构提供了一种高度可靠且可重复的设计策略。