顺序访问感知的单元分割映射与列选择式MLC STT-MRAM技术，用于实现高效节能的Viterbi解码器设计

《ACM Journal on Emerging Technologies in Computing Systems》：Sequential-Access-Aware Cell-Split-Mapped and Column-Selective MLC STT-MRAM for an Area and Energy-Efficient Viterbi Decoder Design

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现代低功耗无线通信系统通常在严格的能量和面积限制下运行，尤其是在边缘和嵌入式平台上。本文提出了针对多级单元STT-MRAM（MLC STT-MRAM）的新型优化技术，用它替代SRAM，以实现更高效的空间和能量利用的Viterbi解码器。文章介绍了三种关键技术，以减轻MLC STT-MRAM的性能和能耗开销，同时保持其高空间效率。首先，提出了能量屏障优化技术，利用Viterbi解码器的存活内存无需长时间保持数据的事实，显著降低了写入能量。其次，顺序访问感知的单元分割映射（SAA CSM）方法利用了Viterbi解码器的顺序内存读写模式，实现了单步写入。第三，列选择性读取技术利用内存外设电路中的列复用器，消除了不必要的读取操作及其相关电路，从而降低了功耗和面积。所提出的Viterbi解码器兼容IEEE 802.11n/ac标准，采用28纳米CMOS技术实现，与传统基于MLC STT-MRAM的设计相比，面积降低了17.24%，能耗降低了55.15%。即使与传统基于6T SRAM的设计相比，所提出的设计在面积和能耗上也分别降低了51.94%和9.09%，且性能未下降。

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