综述：源栅晶体管作为面向单片三维集成的BEOL兼容器件：架构、材料与空间验证

《Electronics》：Source-Gated Transistors as BEOL-Compatible Devices for Monolithic 3D Integration: Architectures, Materials, and Spatial Validation

　　

半导体产业面临着来自能源受限的边缘电子学和能源瓶颈的高性能计算的汇聚压力，推动了异构单片三维（M3D）集成作为系统级响应。M3D对上层器件施加了严格的后端工艺线（BEOL）热预算，限制了可用的沟道材料和接触工艺，并降低了传统薄膜晶体管（TFT）的性能。源栅晶体管（SGT）的漏极饱和由经过设计的源垒上的栅调制注入决定，而非由漏极侧沟道夹断决定，提供了一种器件级响应：低饱和电压、高输出阻抗、大本征增益以及对沟道长度变化的容忍性，所有这些均通过中等迁移率和非理想接触的沟道材料实现。本综述按源垒架构和沟道材料平台对已报道的SGT进行了分类，开发了一种空间表征框架，以补充电学测量，从而明确识别源控工作模式，并调查了独立边缘电子学和M3D堆叠中BEOL兼容上层器件中的应用。将非易失性存储机制集成到源垒中进一步将SGT扩展到存内计算和神经形态上层器件角色，其中电压不变的饱和电流本身充当可编程、读偏置鲁棒的状态变量。总之，这些考虑将SGT定位为异构M3D平台的灵活架构原语，以应对边缘和高性能计算的能量需求。

**1. Introduction**

半导体行业面临来自能源受限的边缘电子学和能源瓶颈的高性能计算的双重压力，促使异构单片三维集成（M3D）成为系统级解决方案。M3D集成在后端工艺线（BEOL）热预算约束下制备上层器件，限制了沟道材料和接触工艺的选择，并降低传统薄膜晶体管（TFT）性能。源栅晶体管（SGT）通过源垒的栅调制注入实现漏极饱和，具有低饱和电压、高输出阻抗、大本征增益和沟道长度变化容忍性，适用于中等迁移率和非理想接触的沟道材料。本综述从集成视角出发，按源垒架构和沟道材料平台组织已有SGT工作，建立空间表征框架，并考察其在独立边缘电子学和M3D堆叠上层中的应用，同时探讨将非易失存储机制集成到源垒中以实现存内计算和神经形态功能。

**2. Electrical Signatures of SGT Operation**

**2.1. Strong Current Saturation and Low-Voltage Operation**

SGT最显著的特征是极早的漏极电流饱和。SGT在低于2 V的漏极电压下即达到饱和，而传统场效应管（FET）在类似条件下需要两倍以上电压。饱和电压对栅偏压的依赖约0.16 V/V，远小于FET，表明饱和由源接触而非漏端沟道夹断决定。在源漏间距2–60 μm的多晶硅SGT中，这一低电压特性保持不变，无需激进横向微缩。

**2.2. High Output Impedance and Voltage Gain**

SGT具有极小的输出电导和很大的本征电压增益。早期实验报告最大电压增益约85，后提高栅压可接近1000。自对准多晶硅SGT增益约为5000，基于氧化铟镓锌（IGZO）的氧化物SGT实验本征增益高达29000。高本征增益与低电压工作相结合，使SGT能驱动较大负载并减小模拟放大器级联中的负载效应。

**2.3. Scaling, Reliability, and Process Compatibility**

SGT在尺寸缩小时保持主要特性。多晶硅沟道长度可缩放至约250 nm，IGZO至约360 nm，二维材料至135 nm。TCAD模拟显示，沟道长约500 nm的IGZO SGT在固定栅压下扫描漏压时，漏电流增加仅0.8%，而传统TFT达23.7%。这种沟道长度变化容忍性对多层堆叠良率至关重要。制造上，SGT可利用现有FET工艺仅需少量修改实现，无需额外昂贵设备，且对纳米线/纳米片结构中的栅偏压应力和温度变化保持稳定。

**3. Operating Principles and Design Space of SGTs**

**3.1. Core Operating Principles**

SGT在源-沟道界面引入载流子注入势垒，通常为高功函数源金属形成的肖特基势垒或金属-绝缘体-半导体（MIS）隧道接触。栅极同时覆盖源接触和反偏肖特基结，电流饱和由栅调制穿过源垒的注入决定。漏压增加时源端下方耗尽区向半导体/介质界面扩展，到达后发生源侧夹断，实现早期饱和。源长度对性能影响大，漏长度影响可忽略。SGT结构可缓解短沟道效应，通过场板增强饱和特性，在相对长的沟道上实现高电压增益，而无需大力微缩。源垒高度、沟道掺杂浓度和沟道厚度共同决定源侧耗尽区长度，需协同优化以实现完全夹断和低功率工作。

**3.2. Source Barrier Architectures**

SGT的源垒架构可分为四类。肖特基垒SGT（SBSGT）直接使用金属-半导体肖特基势垒作为注入垒，可通过源金属功函数和半导体掺杂调谐阈值电压，输出电导低。隧道接触SGT（TSGT）在源-半导体间插入薄绝缘层（如3 nm Al₂O₃）形成MIS垒，抑制费米能级钉扎，实现有效势垒调制；基于WS₂的隧道接触SGT达到约0.12 V的超低饱和电压和1.2 nW低功耗。体垒SGT（BUSGT）在半导体内部通过掺杂或异质结构形成注入垒，采用欧姆源接触降低接触电阻，可提高开态电流和跨导，但存在阈值漂移和工艺复杂等挑战。

**3.3. Channel Material Platforms**

SGT概念不限于特定材料，可在非晶硅（a-Si:H）、多晶硅、氧化物半导体、有机半导体和低维材料中实现。非晶硅适用于大面积低成本背板；多晶硅具有高迁移率，适合高分辨率显示驱动，但需要高温工艺；氧化物材料如IGZO兼具均匀性、透明度和中等迁移率，适合下一代显示和低功率电路；有机半导体可利用溶液低温工艺用于柔性可穿戴和印刷电子。低维材料如硅纳米线、MoS₂、WS₂和碳纳米管（CNT）在SGT架构中可实现强电流饱和，克服传统二维FET饱和弱的问题。此外，宽禁带III-V器件（如p-GaN高电子迁移率晶体管（HEMT））也验证了源侧耗尽控制的可扩展性。

**3.4. Spatial Characterization of SGT Operation**

传统I–V特性和接触电阻提取难以区分源控与沟道限流。空间分辨技术可提供直接证据。工作状态下开尔文探针力显微镜（KPFM）能绘制表面电势分布，显示源端而非漏端的显著压降，证实源侧夹断。扫描光电流显微镜（SPCM）通过局域光激发产生的光电流映射内部电场分布，源边缘出现显著光电流峰。电子束诱导电流（EBIC）利用电子束产生载流子，可识别埋层结和耗尽区。这些技术相互补充，构成空间验证框架，确保识别源控输运。

**4. Applications**

**4.1. Edge Electronics**

SGT的电气特性适用于边缘电子学。异质沟道互补逻辑采用IGZO n沟道和有机p沟道构建的SGT反相器实现了最高达理论最大94%的噪声容限。超低功率放大器方面，全喷墨印刷有机SGT放大器在亚1 nW功耗下实现260 V/V电压增益，信噪比大于60 dB；场板有机SGT将单级增益提升至700以上；双晶体管共源放大器在低于150 pW功耗下实现超过220的增益。