在电荷陷阱存储电容交叉开关中实现的单设备1C-XNOR运算，用于高密度内存计算

《Nano Energy》：Single-device 1C-XNOR operation in charge-trap memcapacitor crossbar for high-density in-memory computing

　　

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  使用基于NAND闪存的memcapacitor阵列实验性演示了单设备1C-XNOR操作。
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  在紧凑的4?F²单元格内实现了无互补元的XNOR逻辑。
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  具有高线性电荷域VMM操作和可靠的阵列级积累特性的电路。
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  通过基于瞬态位移电流的感测实现了低能耗动态操作。
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  使用制造的memcapacitor交叉阵列实验验证了硬件BNN推理。

引言

人工智能（AI）的快速发展极大地增加了现代神经网络模型的计算复杂性和内存需求[1]、[2]。最近的大规模AI模型，如具有1750亿参数的GPT-3和具有1.6万亿参数的Switch Transformer，需要巨大的计算吞吐量和能耗[3]、[4]、[5]。然而，传统的冯·诺伊曼计算架构从根本上受到内存和处理单元之间物理分离的制约，导致数据迁移过多和严重的能源效率低下[6]、[7]、[8]。由于数据传输通常比计算本身消耗更多的能量，因此克服冯·诺伊曼瓶颈已成为下一代AI硬件的核心挑战。因此，内存计算（IMC），即在内存阵列中直接执行计算，作为一种高效的神经网络加速硬件范式应运而生[9]、[10]。

在各种神经网络方法中，二值化神经网络（BNN）作为边缘AI系统的低功耗硬件解决方案引起了广泛关注[11]、[12]。通过将突触权重和神经元激活限制为二进制状态，BNN显著减少了内存开销和计算复杂性，同时用简化的XNOR计数操作替换了传统的乘积累操作[13]、[14]。这种极端的量化在面积和能耗开销方面提供了显著的减少，使BNN特别适合资源受限的边缘计算应用[15]、[16]。除了降低计算成本外，二进制编码还本质上提高了对设备变化和编程不精确性的鲁棒性，相比多级模拟神经网络来说。因此，高效实现XNOR操作已成为可扩展和高密度BNN加速器的关键要求。最初，人们探索了基于CMOS的数字加速器来实现基于XNOR的BNN硬件，其中XNOR和计数操作是使用数字逻辑电路实现的[17]、[18]。尽管这种架构提供了高计算精度，但它们仍然受到重复内存访问和分离的内存与逻辑块之间大量数据传输的限制，这限制了它们在边缘AI应用中的能源效率和支持的可扩展性。

为了克服这些限制，包括电阻式随机存取存储器（RRAM）、相变存储器（PCM）和自旋转移扭矩磁随机存取存储器（STT-MRAM）在内的新兴非易失性存储器（NVM）设备已被广泛研究用于IMC架构[19]、[20]、[21]、[22]。这些电阻式交叉阵列能够实现适用于神经网络推理的高度并行矢量-矩阵乘法（VMM）操作[23]、[24]、[25]、[26]。然而，当前域电阻式交叉阵列存在几个根本限制。窃取路径电流需要额外的选择器设备，导致面积效率低下的一个晶体管一个电阻（1T-1R）或一个选择器一个电阻（1S-1R）配置[27]、[28]、[29]。此外，金属互连中的IR降会在大规模阵列中引入计算不准确性[30]，而低电阻电流路径不可避免地会导致静态功率损耗。更重要的是，传统的电阻式XNOR实现通常需要互补设备对来编码有符号的二进制权重，使得每个突触所需的内存单元数量翻倍，大大降低了可实现的集成密度[31]、[32]、[33]、[34]、[35]、[36]、[37]、[38]、[39]、[40]。因此，实现高密度和低能耗的电阻式IMC架构仍然是一个主要挑战。

最近，利用电荷域操作的memcapacitive设备作为一种有前途的IMC应用替代方案出现[41]、[42]。与电流驱动的电阻设备不同，memcapacitor通过电容耦合和瞬态位移电流进行操作，从根本上抑制了静态电流传导。与电阻式交叉阵列不同，所提出的memcapacitor通过瞬态位移电流感测而不是稳态电流传导进行操作。因此，在未选中的单元之间不存在连续的传导路径，消除了抑制DC窃取路径电流的额外选择器设备的需要[43]、[44]、[45]、[46]。此外，电容阵列固有的高阻抗显著减轻了IR降引起的计算错误[47]。另外，由于电荷域操作仅依赖于动态充电和放电事件，基于memcapacitor的架构本质上表现出接近零的静态功耗[48]。基于这些优势，最近有几项使用memcapacitive设备的实验演示[49]、[50]。特别是，电荷陷阱memcapacitor交叉阵列提供了一个超紧凑的4?F²单元格结构，并具有出色的CMOS兼容性、鲁棒的非易失性和可扩展的三维集成能力，使其非常适合高密度的IMC硬件[51]、[52]。

尽管在硬件XNOR逻辑实现方面付出了大量努力，但大多数先前报道的IMC架构仍然依赖于差分或多设备配置来表示有符号的二进制权重和逻辑状态[53]、[54]、[55]。这是因为传统的内存设备通常表现出单极导电调制和电流域读出特性，使得难以在单个设备内直接编码正负二进制状态。因此，通常采用互补设备配对来通过差分感测方案实现有符号权重表示和鲁棒的XNOR操作。虽然这些方法提高了操作的鲁棒性，但它们本质上需要每个突触多个内存单元，显著增加了面积开销，并限制了交叉阵列的可实现集成密度。同样，先前报道的基于memcapacitor的XNOR和关联计算方案也依赖于互补设备配置或扩大的设备结构，阻碍了memcapacitor交叉阵列固有的4?F²密度优势的充分利用[56]、[57]、[58]、[59]、[60]。因此，一种能够同时保持计算功能性和阵列密度的低功耗单设备XNOR方案仍然非常受欢迎。

在这项工作中，我们实验性地展示了一种无互补元的1电容（1?C）XNOR逻辑方案，该方案使用了基于CTF（charge-trap-flash）的memcapacitor交叉阵列和NAND闪存结构。与传统的互补或差分XNOR方案不同，所提出的操作利用了memcapacitor的双极性电容-电压（C–V）特性，在单个4?F²单元格内实现了无互补设备的XNOR操作。通过控制瞬态读取操作的极性，两种二进制逻辑状态和XNOR输出都通过依赖于极性的电荷域积分进行了编码，而无需额外的设备配对。制造的48?×?24 memcapacitor阵列展现了可靠的多态操作、超过10年的鲁棒保持特性，以及在混合输入条件下的高线性VMM，其R^{2值为0.994，显示出高度线性的平行电荷域积累。最后，所提出的1C-XNOR操作通过MNIST和Fashion-MNIST分类任务的硬件实现得到了实验验证，证明了该架构适用于超高密度和低能耗的电荷域IMC硬件。}

章节片段

设备制造

图1a展示了基于CTF的memcapacitor交叉阵列的制造流程。该设备是在具有倒置多晶硅通道的绝缘体上硅结构上制造的，采用了传统的ONO-based CTF栅极堆栈。首先，在p型硅晶圆上形成了一个埋藏氧化物（BOX）层，然后通过低压化学气相沉积（LPCVD）依次沉积了原位n⁺掺杂的多晶硅层和未掺杂的a-Si层。这一过程使得

结论

在这项工作中，我们实验性地展示了一种无互补元的1C-XNOR逻辑方案，该方案使用了基于CTF的memcapacitor交叉阵列和NAND闪存结构。通过利用memcapacitor的双极性C–V特性，该方案成功地在一个4?F²单元格内实现了XNOR逻辑操作，无需互补设备配对。它通过依赖于极性的瞬态读取操作实现了二进制逻辑映射，从而保持了固有的密度

设备制造

基于CTF的memcapacitor交叉阵列的制造始于在p型6英寸块状硅晶圆上形成300纳米厚的BOX层，通过湿法氧化实现。活性硅层是通过使用LPCVD的原位n⁺掺杂多晶硅沉积工艺形成的。这一过程通过在一个高度掺杂的底部区域形成倒置掺杂剖面，同时保持一个轻度掺杂的表面区域，以实现

CRediT作者贡献声明

Dahoon Lee：撰写——初始草案，正式分析，概念化。Hwiho Hwang：验证，方法论，概念化。Dayeon Yu：方法论。Hyungjin Kim：撰写——审阅与编辑，监督，资金获取，概念化。

利益冲突声明

作者声明他们没有已知的可能会影响本文工作的财务利益或个人关系。

致谢

这项工作部分得到了韩国政府资助的NRF（RS-2023–00260527，15%，RS-2025–07402970，50%，RS-2026–25488900，20%）、IITP（信息与通信技术规划与评估研究所）的资助（韩国政府资助（RS-2021-II212052，10%）、韩国政府资助的KIAT基金（RS-2024–00410066，工业创新HRD计划，5%）以及Brain Korea 21 Four计划的支持。D. Lee和H. Hwang共同

Dahoon Lee|Hwiho Hwang|Dayeon Yu|Hyungjin Kim