《Micromachines》：Advanced Electronic Packaging Technologies: A Comparative Review of Architectures, Applications, Reliability
随着晶体管微缩逼近物理极限和经济性极限，先进封装已成为持续系统微缩的重要途径。本综述比较了二维（2D）、二点五维（2.5D）和三维（3D）集成技术，包括硅中介层（silicon interposer）、局部硅桥（localized silicon bridge）、再分布层（redistribution layer, RDL）扇出平台以及垂直芯片堆叠。该比较聚焦于互连几何结构、带宽、能效、热与机械约束、制造成熟度、成本及主要失效机制。本文还讨论了电力电子、高性能计算（high-performance computing, HPC）、人工智能（artificial intelligence, AI）、射频（radio frequency, RF）系统和微机电系统（micro-electromechanical systems, MEMS）中的代表性应用及其封装需求。此外，还考察了封装结构与热、机械和电气可靠性之间的关系。进一步讨论了新兴技术，包括垂直供电、玻璃基板、混合键合（hybrid bonding）和AI辅助多物理场设计在未来异构集成中的作用。最后，提出了近期、中期和长期路线图，以总结更大、更密集和更高功率集成系统的主要微缩目标与鉴定要求。
1. 引言
在集成电路领域，随着摩尔定律逼近物理极限，性能与能效的持续提升已无法再单纯依赖晶体管微缩。与此同时，高性能计算、移动设备和通信系统等应用对计算能力、能效、系统尺寸和可靠性提出了日益严苛的要求。芯片功率密度的持续攀升进一步加剧了热管理与系统集成的复杂性。这些挑战正驱动系统微缩从器件级向封装级和系统级集成延伸。在此背景下，先进封装技术已成为支撑集成电路性能持续演进的重要使能技术。
先进封装能够在紧凑的封装体内实现多芯片与功能模块的集成，从而在不依赖进一步晶体管微缩的前提下提升系统性能与能效。根据集成维度和互连结构的不同，当前主流方案主要包括二维（2D）、二点五维（2.5D）和三维（3D）集成。代表性实现包括硅中介层、局部硅桥、再分布层（RDL）扇出平台以及垂直芯片堆叠。相较于传统单芯片封装，这些技术在集成密度以及电气互连、热设计和系统集成的灵活性方面具有显著优势。特别是系统级封装（System-in-Package, SiP）技术能够将逻辑芯片、存储器、传感器、功率器件等异构组件集成于同一封装体内，为系统级设计提供了更大的自由度。
然而，更高的集成密度也带来了一系列工程挑战。紧凑的封装结构与不断上升的功率密度可导致局部热量积聚和更大的温度梯度，对热扩散、冷却结构和材料选择提出了更高要求。多种材料与堆叠层的使用还会引入热机械失配，进而可能导致翘曲、应力集中、界面损伤和长期可靠性退化。在高工作频率和高数据速率下，与密集互连相关的寄生效应和电磁耦合会进一步影响信号完整性、电源完整性和系统稳定性。因此，先进封装的发展不仅需要更高的集成密度，还需综合考虑电气、热、机械、制造和可靠性等多方面的约束。
现有综述为理解这些技术提供了重要基础，但通常聚焦于该领域的不同部分。Lau及其合作者系统记录了三维集成、扇出封装、无硅通孔（TSV-less）中介层和异构集成；Wang等人则将SiP应用与可靠性考量联系起来。这些研究对封装技术及其发展提供了广泛覆盖。然而，由于应用需求、制造成熟度、成本、可靠性关注点及所报道的性能指标往往在不同评估条件下被分别讨论，不同集成架构之间的直接比较仍存在困难。
因此，本综述从多个实际方面对主流2D、2.5D和3D集成技术进行比较，包括互连几何结构、带宽、能效、热与机械约束、制造成熟度、成本和主要失效机制。本文讨论了电力电子、高性能计算、人工智能、射频系统和微机电系统等领域的代表性应用及其对不同封装架构的需求。综述还涵盖了垂直供电、玻璃基板、混合键合和AI辅助多物理场设计等新兴技术，并着重阐述它们在未来异构集成中的作用。本综述的独特贡献在于通过直接讨论既有综述的范围加以阐明。
既有综述提供了互补但边界不同的视角。Lau于2014年的综述强调了三维集成电路（3D-IC）封装与集成；2018年的综述聚焦于用于异构集成的扇出型晶圆级封装（fan-out WLP）；2019年和2023年的工作将讨论扩展至异构集成和芯粒（chiplet）；2022年的研究则考察了无TSV中介层及更广泛的先进封装趋势。Wang等人将SiP应用与可靠性联系起来，但对制造和成本的跨平台量化提供较少。因此，本综述新增了架构-应用-可靠性协同分析，报道了互连节距、带宽密度、每比特能量和热阻，并将微缩需求按近期、中期和长期时间维度加以组织。
本综述其余部分的结构安排如下：第2节介绍主要集成维度、互连结构和商业平台，并比较它们的主要特征；第3节讨论代表性应用及不同封装架构的适用性；第4节聚焦热、机械和电气可靠性，包括主要失效机制、评估方法和缓解措施；第5节通过面向更大、更密集和更高功率异构集成系统的近期、中期和长期微缩目标，总结先进封装的未来发展。
2. 先进封装技术
先进封装技术是后摩尔时代维持系统性能演进的关键技术路径之一，其核心目标在于不依赖持续晶体管微缩，而是通过封装层面的结构创新和异构集成实现更高的系统性能、能效和功能密度。系统级封装（SiP）并非单一的封装工艺，而是一种面向系统集成的封装范式，可通过不同的集成维度和互连方案来实现。
从结构形态和集成维度的角度来看，当前先进封装技术可系统性地划分为三大类别：二维（2D）、二点五维（2.5D）和三维（3D）封装。不同封装技术在集成密度、互连方案和应用场景方面呈现出清晰的演进趋势。基于这一分类框架，本章对代表性先进封装技术进行系统性回顾与分析。
2.1 二维（2D）系统级封装（SiP）
二维先进封装技术是当前产业界中最成熟、应用最广泛的封装解决方案类别，其基本特征是在同一平面内集成多个芯片或功能单元，并通过再分布层或常规互连方法实现电气连接。此类技术在制造成熟度、成本控制和良率方面具有显著优势，适用于对垂直集成需求有限但对缩小外形尺寸和提升集成密度持续有需求的应用场景。
在典型的2D封装结构中，多个芯片以平面布局方式排列在封装基板上，芯片与基板之间的互连通过引线键合或倒装芯片技术实现。这种结构形式简单直观，为理解后续更高维度的集成封装技术奠定了基础。
2.1.1 晶圆级封装（WLP）
晶圆级封装（Wafer-Level Packaging, WLP）是一种在划片前于晶圆级完成封装工艺的先进封装技术。由于封装工艺直接在晶圆上执行，最终封装尺寸可接近裸芯片尺寸，在小型化和减重方面具有显著优势。根据I/O扩展方案的不同，WLP主要分为扇入型和扇出型两类。
扇入型WLP的封装尺寸实质上受芯片本身制约，适用于I/O数量相对较少的应用。相比之下，扇出型WLP将I/O重新分布至芯片占用面积之外的周边区域，有效克服了芯片面积对互连数量的限制。随着集成电路I/O数量的持续增加，扇出型晶圆级封装逐渐成为主流方案。
在扇出型晶圆级封装（FOWLP）中，再分布层（RDL）在实现高密度互连方面发挥着关键作用。RDL工艺通过多层金属沉积和布线将原始芯片焊盘重新分布至更大区域，从而显著提高封装的I/O密度，有效缓解传统封装因引脚限制而导致的焊球数量不足问题。
FOWLP在小型化、散热能力以及性能与成本之间的平衡方面表现出色，已广泛应用于移动终端、可穿戴设备及部分中等功率应用。
2.1.2 扇出型面板级封装（FOPLP）
扇出型面板级封装（Fan-Out Panel-Level Packaging, FOPLP）是FOWLP的进一步演进，其显著特征在于将封装工艺规模从晶圆扩展至面板。通过采用大面积面板化制造，FOPLP在保留扇出封装结构优势的同时，显著提高了生产效率并降低了单位封装成本。
根据工艺流程的不同，FOPLP可分为芯片先行（chip-first）和RDL先行（RDL-first）两种方案。芯片先行工艺先将已知良好芯片（known good die, KGD）放置于面板上，随后进行塑封和RDL制作；而RDL先行工艺则先在面板上形成RDL，再进行芯片贴装。两种方案均通过RDL实现大规模I/O扩展，使FOPLP成为满足高引脚数和高集成密度需求的重要封装解决方案。
2.2 二点五维（2.5D）系统级封装（SiP）
2.2.1 全硅中介层与基于TSV的平台
全硅中介层平台将多个芯片放置在通过光刻图案化的无源或有源中介层上。硅通孔（through-silicon vias, TSVs）提供通向封装基板的垂直连接，而细间距微凸块（microbump）将逻辑芯片和高带宽存储器（high-bandwidth memory, HBM）连接至中介层。该架构在大面积集成区域上提供密集且规则的布线，因此非常适合需要宽逻辑-存储器接口的HPC和AI系统。CoWoS-S是代表性的商业实现。其主要约束在于中介层面积、TSV工艺、组装良率、翘曲以及相邻高功率芯片之间的热相互作用。所报道的节距、带宽密度和每比特能量取决于芯片间接口和产品代次，不应脱离这些条件进行比较。
当全局布线密度和HBM集成主导成本时，全中介层方案是合理的。当仅沿少数芯片边缘需要高密度连接时，该方案的吸引力较低，因为未使用的中介层面积会增加硅成本，并可能加剧封装级热机械复杂性。因此，评估应包含已知良好芯片良率、中介层缺陷密度、封装尺寸、结到壳热阻、微凸块疲劳和总组装良率，而非仅考虑互连密度。
2.2.2 局部硅桥
局部硅桥仅在相邻芯片需要密集通信的位置提供细间距布线。英特尔的嵌入式多芯片互连桥（Embedded Multi-die Interconnect Bridge, EMIB）是突出的实现方案，但并非整个桥接类别的代名词。该桥嵌入有机基板中，通过局部微凸块与相邻芯片连接，从而避免了封装级全硅中介层的使用。IBM的直接键合异构集成（directly bonded heterogeneous integration, DBHi）采用表面或直接键合桥接组件，据报道其焊点测试载体节距为30 μm；而台积电的CoWoS-L则将RDL中介层与嵌入式局部硅互连（local silicon interconnects, LSI）相结合。这些方法都致力于将硅级布线集中在芯片边界附近，但在桥的放置、键合顺序、垂直连接和制造生态系统方面存在差异。
桥接方法可以减少硅面积并避免全无源中介层的TSV阵列，但将难点转移至桥的放置精度、基板腔体形成、共面性、局部底填流动和细间距焊点可靠性。多个桥可以将封装扩展至超过光罩尺寸的中介层，但非相邻芯片之间的布线仍依赖有机基板或额外的桥。因此，桥接方案的评估应采用边缘带宽密度、桥到芯片节距、放置容差、局部热梯度、翘曲、可修复性和组装良率等指标。
商业证据也表明，架构名称不应直接用作性能排名。表1给出了基准比较，表2提供了通用比较框架。EMIB已部署于FPGA、处理器、加速器和含HBM的产品中；CoWoS-L利用RDL加LSI面向大型HPC集成；DBHi研究强调可扩展的芯片拼接。已发表的节距值描述的是不同接口位置和鉴定状态，因此表3报告了范围或平台相关状态，并保留原始来源条件，而非将数值合并为单一排名表。
主要可靠性关注点包括微焊点疲劳、桥边缘应力集中、底填空洞、基板翘曲和局部供电阻抗。去除全中介层并不能消除热机械风险，而是改变了该风险的位置和空间分布。鉴定应结合温度循环、高度加速应力测试、翘曲测量、截面检查和代表性电流及温度条件下的电连续性监测。
局部桥的可测量发展目标包括更细的合格桥到芯片节距、在更低每比特能量下实现更高的每毫米边缘带宽、更大的多桥封装跨度、改进的放置良率以及集成垂直供电和去耦。这些目标必须一并报告，因为互连密度的提升若降低了组装良率或恶化了功率和热裕量，则不构成系统级微缩收益。
2.2.3 RDL扇出与基于桥的平台
集成扇出（Integrated Fan-Out, InFO）是一个以RDL为中心的平台系列，而非局部硅桥架构。扇出工艺通过塑封或重构晶圆上的RDL重新分布芯片I/O，可采用芯片先行或RDL先行流程。部分后期平台将扇出RDL与嵌入式桥相结合，但RDL、塑封工艺和可选桥必须分别加以标识。这一区分可避免将InFO、EMIB、CoWoS和SoIC——分别为平台系列、桥实现方案、中介层平台系列和3D集成平台——视为等同的分类层级。
扇出布线可在无需全硅中介层的情况下实现薄封装和短信号路径。其可制造性由芯片放置精度、塑封收缩、RDL套刻精度、面板或晶圆翘曲、再分布层开裂以及大面积重构区域的良率所决定。面板级工艺具有潜在的成本优势，但在比较晶圆级和面板级成本之前，必须报告基板格式、设备利用率和良率学习情况。
对于移动和紧凑型异构系统，主要优势在于封装厚度、无源器件和多芯片的集成以及板级互连长度的缩短。对于大型HPC封装，RDL扇出可与基板和局部桥结合以增大集成面积。相关限制包括薄再分布结构中的电流输送能力、塑封化合物的热扩散、RDL电迁移以及组装过程中的翘曲。
因此，扇出平台的比较应采用最小合格RDL线宽/线距、芯片放置容差、封装或面板尺寸、层数、翘曲、热阻、载流能力和组装良率等指标。这些条件决定了表观布线密度优势在系统规模下是否仍然有效。
2.3 三维（3D）系统级封装（SiP）
三维（3D）封装技术通过沿垂直方向堆叠多个芯片，实现最高水平的系统集成和最短的互连路径。3D系统级封装（SiP）结构能够在有限占位面积内实现显著更高的功能集成，非常适合对带宽和延迟高度敏感的应用，如人工智能、高速通信和高性能计算系统。
2.3.1 双面塑封球栅阵列（DSMBGA）
双面塑封球栅阵列（Double-Sided Molded Ball Grid Array, DSMBGA）是一种面向高度集成射频（RF）系统的三维系统级封装（SiP）技术。DSMBGA采用有机基板作为核心载体，在其顶面和底面均集成器件和塑封结构，从而在有限封装体积内显著增强系统集成度。该封装形式在智能手机等移动终端的射频前端模块中表现尤为突出。
从结构角度看，DSMBGA通过将主动和被动器件放置在有机基板的两个表面上，扩展了传统的单面SiP封装。器件由顶部和底部塑封底填（molded-underfill, MUF）区域封装。这种双面布置相较于平面印刷电路板（PCB）组装更有效地利用了垂直封装体积，但也需要控制塑封流动、元件间隙、基板翘曲以及检查和测试的可及性。
对于5G射频前端模块，DSMBGA在尺寸、性能和系统复杂性之间提供了更有利的平衡。该结构不仅支持在封装内集成功率放大器和滤波器等关键RF器件，还能进一步纳入天线调谐器或超宽带（UWB）相关电路，从而以更紧凑的外形实现高度复杂的RF系统。
在电气和可靠性层面，DSMBGA也展现出显著优势。首先，由于器件被封装为整体塑封结构，与将分立元件焊接到PCB上的方案相比，焊点承受的机械应力大幅降低，从而提高了互连可靠性。其次，凸出的球栅阵列（BGA）结构配合较大的焊球节距（BGA节距大于300 μm），有利于提高焊接一致性和增强热机械可靠性。
此外，DSMBGA封装在电磁干扰（EMI）抑制方面具有突出的结构优势。五面共形屏蔽和隔间屏蔽结构可集成于封装内部。共形屏蔽通常通过物理气相沉积（physical vapor deposition, PVD）在封装外表面沉积薄金属层实现，而隔间屏蔽则利用铜线网格、垂直导体或沟槽填充等方法在封装内部构建局部电磁隔离区域。这种多级EMI/RFI屏蔽策略有效抑制了RF模块内的串扰和辐射泄漏，从而维持系统信号完整性。
总体而言，DSMBGA通过双面器件集成、整体塑封封装和多级电磁屏蔽结构，在高集成密度、信号完整性和系统可靠性之间实现了良好平衡，使其成为下一代高性能RF SiP模块的关键封装解决方案之一。
2.3.2 集成芯片上系统（SoIC）
集成芯片上系统（Systems-on-Integrated-Chips, SoIC）是面向后摩尔时代的先进三维异构集成封装范式，通过异构集成（heterogeneous integration, HI）和微封装（μ-packaging）技术在封装层面实现系统级功能重构。SoIC并非简单地堆叠单一功能芯片，而是利用中介层和基板作为载体，将多个功能各异的芯粒（chiplet）或小芯片（dielet）有机集成为高度协作的“超级芯片”。
从结构角度看，SoIC体现了多功能域集成特征。计算单元、高带宽存储器（HBM）、模拟/射频模块、传感器/MEMS、光子学和电源管理模块等不同功能芯片统一集成在单一中介层上，并通过高密度互连紧密协作。这种架构赋予SoIC远超传统单片系统级芯片（system-on-chip, SoC）方案的系统级功能可扩展性。
SoIC的实现依赖于先进的三维微封装（3D μ-packaging）技术，其核心特征在于将关键封装互连尺寸——如互连节距和焊点尺寸——微缩至微米甚至纳米级别，从根本上区别于传统的板级或模块级封装。为实现这些目标，SoIC通常集成多种先进封装和互连技术，包括2D/2.5D/3D封装架构、硅中介层、硅桥、微凸块和铜-铜（Cu–Cu）直接键合。
中介层在SoIC架构中扮演关键角色，不仅作为高密度信号互连平台，还充当不同工艺节点和材料体系芯片之间的电气和物理接口。代表性的三维微封装实现包括晶圆上芯片封装（Chip-on-Wafer-on-Substrate, CoWoS）技术，该技术已成功部署于高性能计算和人工智能加速器。
3. 先进封装技术的应用
应用价值取决于封装是否解决了特定的系统瓶颈。相关的逻辑顺序因此是：需求、所选架构、可衡量的收益和残余限制。表4总结了这一选择逻辑。以下小节保留了代表性用例，但避免将应用增长本身视为封装方案适用性的证据。
3.1 功率模块
功率模块是各种电力电子系统的核心组件，其发展长期受限于功率密度、热管理和可靠性之间的权衡。先进封装技术，特别是系统级封装（SiP）和多维集成架构，为解决高功率能力与小型化之间的冲突提供了有效途径。先进封装技术已广泛应用于高功率密度功率模块。
在汽车和航空航天等应用场景中，功率模块通常在高温和严重振动环境下工作，对封装的机械稳定性和热可靠性提出了严格要求。通过三维封装结构将功率器件、驱动芯片和无源元件集成到单一模块中，并优化焊球结构和布局，可以有效改善应力分布并提高系统可靠性。在热管理方面，为解决SiC器件高功率密度带来的散热挑战，双面冷却（double-sided cooling, DSC）等先进封装方案通过在器件顶面和底面建立散热路径，显著降低了结温和热阻。
此外，先进封装技术在电气性能优化方面也展现出显著优势。通过采用无引线互连方案、优化电流回路布局和利用互感抵消效应，可以大幅降低寄生电感，从而抑制电压过冲和降低开关损耗。借助2.5D或多层集成方法，功率模块能够在满足效率、外形尺寸和可靠性要求的同时实现高功率密度。
3.2 高性能计算（HPC）与人工智能（AI）
随着人工智能（AI）和数据中心计算需求的快速增长，处理器的热设计功耗（thermal design power, TDP）呈现出显著的代际微缩趋势。从早期功耗为数百瓦量级的GPU，到近期H100和GH200等器件达到数百瓦甚至千瓦级功耗，单芯片计算能力和功率密度持续攀升。这一趋势不仅对芯片本身提出了更严苛的要求，也使传统封装以及板级供电和互连方案日益成为系统性能进一步提升的瓶颈。
在此背景下，先进封装技术——特别是2.5D和3D集成封装——已成为下一代高性能计算（HPC）和AI加速器的关键使能技术。通过2.5D封装，多个功能芯片并排集成在硅中介层上，利用高密度微凸块实现GPU、CPU与高带宽存储器（HBM）之间的高速互连，从而显著提高系统带宽并降低通信延迟。该架构有效契合了AI工作负载对高计算能力、高带宽和低延迟的核心需求。
然而，随着芯片功耗和集成密度同时增加，2.5D封装也面临日益突出的热和机械可靠性挑战。在高功率密度工作条件下，局部热点问题更加明显，功耗攀升趋势直接放大了封装内热致应力风险。为解决这些问题，研究人员引入了高导热均热片、优化了热界面材料（thermal interface materials, TIMs），并调整芯片厚度和布局以实现更均匀的散热路径，从而降低热阻和缓解热应力集中。
在具体技术实现方面，台积电的CoWoS技术作为代表性的2.5D封装方案，已被广泛采用于多核处理器与HBM的高带宽集成，以满足AI系统对极致存储带宽的需求。相比之下，英特尔的EMIB技术通过局部硅桥实现高密度互连，在避免使用大面积硅中介层的同时实现了性能、成本和可扩展性之间的平衡。此外，为应对未来更高I/O密度和更低功耗的需求，超低介电常数和超薄聚合物介电材料的研究正在积极推进，为进一步提升封装互连的电气性能提供了材料基础。
总体而言，功耗和计算能力增长趋势清晰地表明，先进封装已从“性能优化手段”演变为HPC和AI系统的“基础使能技术”。在持续提升系统性能的同时，实现热管理、机械可靠性和电气完整性之间的系统级协同优化，已成为先进封装在数据中心和AI加速器应用中亟需解决的核心挑战。
3.3 雷达与通信
随着第五代（5G）通信技术的快速发展，通信和雷达系统对射频前端提出了更高要求，包括更高的工作频率、更宽的瞬时带宽、更高的功率效率和更紧凑的系统外形。在毫米波通信和高频雷达应用中，传统板级集成方法在信号损耗、寄生效应和散热能力方面逐渐成为性能瓶颈。因此，先进封装技术在无线通信和雷达系统中发挥着日益重要的作用。
扇出型晶圆级封装（FOWLP）通过在封装层面集成RF芯片、功率模块和相关无源元件，有效缩短了高频信号传输路径，从而降低寄生电感和寄生电容并改善RF信号完整性。其基于再分布层（RDL）的平面互连结构有利于紧凑布局和阻抗连续性控制，使FOWLP在5G RF前端模块和毫米波通信芯片中展现出强大的应用潜力。
在5G基站收发信机以及国防和航空航天领域的高性能雷达和通信系统中，氮化镓（GaN）RF功率放大器凭借其高功率密度、高击穿电压和优异的功率附加效率而成为关键器件之一。然而，在高功率密度工作条件下，GaN器件产生的大量热量若不能有效散发，将直接限制其输出性能并加速可靠性退化。
GaN高电子迁移率晶体管（HEMT）器件在不同封装和热管理结构下的截面示意图对比，凸显了先进封装在散热中的关键作用。通过采用倒装芯片配置、引入高导热热凸块以及在器件表面或载体侧集成金刚石钝化层或高导热载体，可以建立更直接、更高效的热传导路径，将产生的热量快速传递至封装和外部冷却系统。相关研究表明，这种先进封装与材料的协同设计可显著降低结到封装热阻，甚至可以实现低于传统GaN-on-diamond HEMT结构的热阻水平。
通过在封装层面协同优化高频互连和高效热管理策略，先进封装技术为GaN RF功率器件在5G通信和高性能雷达系统中的可靠运行提供了关键支撑。
此外，系统级封装（SiP）技术将RF前端、电源管理和其他关键组件集成于单一封装中，有效降低了电磁干扰（EMI）并改善了信号质量。在汽车应用中，片上雷达或封装内雷达解决方案已成为可行方案，主要得益于封装级天线阵列、多通道RF收发信机和高性能模数转换器（analog-to-digital converters, ADCs）在系统级芯片（SoC）平台上的集成。这些高度集成的解决方案显著降低了汽车雷达系统的成本和功耗，并支持多输入多输出（MIMO）和认知雷达等先进信号处理技术，从而在自动驾驶和智能交通系统中发挥关键作用。
3.4 MEMS传感器
微机电系统（MEMS）传感器已广泛应用于智能家居、汽车电子、医疗健康和数据中心等领域，其发展趋势日益朝向小型化、低功耗和多功能集成。传统MEMS器件通常依赖分立封装和板级互连，不仅占用大量系统空间，在功耗和可靠性方面也存在固有局限。系统级封装（SiP）技术通过将MEMS传感器与信号处理芯片和通信模块等功能单元集成于单一封装内，为实现高集成密度和低功耗提供了有效途径。
MEMS器件本身结构多样、功能高度集成，涵盖压力、加速度、气体检测和光学调制等多种传感与驱动能力。通过利用倒装芯片和扇出封装等先进封装技术，可以在封装层面实现多功能共集成，减少传统系统中多个分立模块的依赖，从而降低制造复杂性并提高整体系统可靠性。
在典型的硅光子MEMS开关结构中，光波导、耦合区域和MEMS驱动结构集成在埋氧层（buried oxide, BOX）之上，通过机械止挡精确控制器件位移以确保稳定的光学耦合。此类器件在云计算和数据中心的光互连系统中具有重要应用价值，可用于实现大规模数据流的高速路由。对于N×N数字光开关系统，通常需要N2条电气互连和2N条光学互连，这对封装在互连密度、对准精度和可靠性方面提出了极为严苛的要求。
传统引线键合方案因其较长的互连线，容易引入机械下垂和电气寄生效应，而悬浮的MEMS结构也限制了底填材料的使用。为解决这些问题，研究人员采用倒装芯片封装将MEMS光开关芯片直接互连至氮化铝（AlN）陶瓷中介层上，从而降低热膨胀系数（coefficient of thermal expansion, CTE）失配引起的机械应力并提高整体可靠性。此外，通过采用激光焊球喷射和无助焊剂回流焊接工艺，可以避免MEMS执行器附近残留物的形成，确保器件自由运动并实现与光纤阵列的高精度对准。
得益于上述封装与器件结构的协同设计，硅光子MEMS开关在保持结构可靠性的同时实现了亚微秒级开关速度、低片上光学损耗和宽光学带宽，充分展示了先进封装技术在MEMS和光子集成中的关键使能作用。
3.5 跨学科应用
除通信、计算和传感器等传统领域外，先进封装技术还在多个跨学科领域找到了应用场景。在光子芯片封装、激光集成和汽车电子等领域，先进封装技术正发挥着日益重要的作用。
在光子芯片领域，随着光通信和光计算需求的持续增长，系统级封装（SiP）技术能够将光学元件、电子器件和传感器集成于单一封装内，从而提升光电性能和集成密度。例如，飞秒激光器和光子传感器可通过先进封装技术实现更高效的信号传输和精确控制。在一项面向云计算和数据中心应用的数字硅光子MEMS开关倒装芯片封装研究中，研究人员通过采用氮化铝（AlN）中介层解决了大规模电气和光学互连的挑战。该封装方案通过激光焊球喷射和无助焊剂回流焊接实现了器件与中介层之间的精确对准，同时避免了对MEMS执行器运动的干扰。最终，该封装实现了亚微秒级开关重构时间，展示了先进封装技术在光子集成领域的巨大潜力。
在汽车电子领域，自动驾驶技术的发展对智能车辆的电子系统提出了高密度、高集成度和低功耗的新要求。先进封装技术支持将多个电子模块集成于车载系统中，在有效控制功耗的同时提高了系统响应速度和可靠性。例如，在雷达芯片封装中，系统级封装（SiP）和系统级芯片（SoC）技术允许集成多通道射频（RF）收发信机、高性能模数转换器（ADCs）和嵌入式处理平台，从而实现低成本、低功耗的片上雷达解决方案。此外，为应对恶劣工作环境下的可靠性挑战，研究人员开发了基于铜引线框架（Cu-LF）的叠层芯片嵌入技术，并对用于DC/DC转换器和照明应用的封装进行了可靠性验证。结果表明，此类封装方案在温度循环、湿度暴露和开关应力测试等严苛条件下能够保持稳健性能。
4. 可靠性分析与挑战
随着先进封装技术在高性能计算、通信和电力电子等领域的广泛应用，封装在提升系统性能和集成密度的同时，也引入了日益复杂的可靠性问题。特别是在高功率密度、高集成密度和多材料异构集成条件下，热管理、机械应力和电气可靠性已成为制约先进封装技术长期稳定运行的关键因素。因此，有必要从多物理场耦合的角度系统分析先进封装的可靠性挑战。
4.1 热管理与热可靠性
4.1.1 热管理策略
（1）高导热材料的使用
使用高导热材料是降低热阻的有效途径。例如，在3D集成中，硅通孔（TSVs）不仅作为电气互连，还充当重要的热传导路径。研究表明，用碳纳米管等高导热填充材料替代常规铜填充TSV可显著降低芯片温度。此外，改善热界面材料（TIMs）的性能可有效降低界面热阻。
（2）结构优化
合理的封装结构设计是有效热管理的另一个关键因素。在3D封装中，优化芯片与基板之间的接触面积以及热传导路径可显著提升热效率。例如，研究人员成功将多晶金刚石散热基板直接键合至玻璃中介层上的硅芯片，将结到环境热阻降低了28.5%，实现了优异的散热性能。此外，增大TSV半径和减小其节距可增强向TSV的横向热传导，从而降低芯片层的温度。
（3）微流道冷却技术
在一些高功率高密度封装中，常规冷却方法已无法满足热管理需求。微流道冷却技术在封装内部引入微观液体通道，通过流体流动带走热量，是一种有效的冷却方法。例如，微针翅散热器（micro-pin-fin heat sinks, MPFHSs）可直接蚀刻在芯片背面，通过增大有效表面积高效散热，整体热阻可低至0.286 ℃·cm2/W。该技术在高性能计算（HPC）和数据中心等应用中已展现出显著潜力。
（4）动态热管理（DTM）
对于多处理器芯片系统（multiprocessor system-on-chip, MPSoC）等功耗和热行为具有显著时变特性的复杂系统，动态热管理（dynamic thermal management, DTM）已成为确保性能和可靠性的关键技术。DTM通常基于功耗和热模型，将运行时功耗映射至温度演化过程，并在此基础上建立统一的评估和决策框架。在系统运行期间，DTM持续监测各个处理核心的温度和性能状态，通过动态电压频率调节（dynamic voltage and frequency scaling, DVFS）抑制局部热点，从而在不完全关闭核心的情况下有效控制峰值温度。该策略在满足性能要求的同时降低了热应力和器件老化风险，实现了功耗、性能和可靠性之间的动态权衡，特别适用于热耦合强且工作负载变化剧烈的三维堆叠MPSoC应用。
4.1.2 热仿真与测试
热仿真与测试对于预测封装温度场和验证热管理设计不可或缺。以下介绍代表性芯片热测试，其电响应被用于推断温度相关损耗和热阻。
（1）有限元分析（FEA）
利用ANSYS Mechanical和COMSOL Multiphysics等FEA软件，可以仿真封装内部的温度分布，预测热应力对封装的影响并优化设计方案。通过仿真，设计人员可以提前识别热热点并实施有效的冷却方案。
（2）热成像技术
热成像技术是一种利用红外相机捕获封装表面温度分布的非接触式方法，可直观显示表面温度分布和热点位置。在实际应用中，热成像技术可用于检测封装的温度均匀性并进行针对性优化。
（3）热阻模型
通过建立封装系统的等效热阻模型，可以定量描述温度、器件参数和功耗之间的耦合关系。器件电阻与温度近似呈线性关系，由此产生的功率损耗随封装温度的升高而显著增加。基于实验数据拟合的热阻和损耗模型可以在不依赖复杂数值仿真的情况下快速预测封装内部的温升和功耗演化过程，为三维集成电路的热设计和可靠性评估提供有效指导。
4.2 机械应力与机械可靠性
在先进封装中，多材料堆叠和3D集成不可避免地引入了热膨胀系数（CTE）失配问题，导致热应力、翘曲和互连失效。此外，在汽车电子和航空航天等应用中，封装还必须承受振动和冲击载荷，进一步加剧了机械可靠性挑战。
4.2.1 机械应力的来源
（1）热应力
由于封装内不同材料的CTE不同，当封装经历温度变化时，材料之间会发生相对运动，从而产生应力。例如，芯片与基板之间的CTE失配是引发封装热机械可靠性问题的主要原因之一。这种应力可导致封装开裂或芯片与基板接触失效。
（2）机械冲击与振动
电子设备在运行过程中经常受到机械冲击和振动，尤其是在汽车电子和航空航天等领域。在这些外力的作用下，封装内的焊点、凸块和芯片可能遭受损伤，影响器件的长期稳定性。
4.2.2 可靠性增强策略
（1）材料与界面优化
选择CTE相容的材料并控制界面粘附力可减少翘曲和界面应力。在倒装芯片球栅阵列（FCBGA）封装中，环氧酚醛积层膜和光敏聚酰亚胺（PSPI）层可设计为介电层和应力缓冲层。基于等离子体诱导Ag
2O纳米颗粒的低温Ag–Ag键合已在220 ℃下实现了无空洞、高强度的微连接。纳米颗粒沉积的金锥微凸块的硬度随温度降低而减小，从而降低了高温键合所需的压力；这种关系必须纳入压缩和焊点高度控制。
（2）结构与布局设计
通过结构与工艺的协同优化，可以显著提高先进封装的机械可靠性，减少由CTE失配引起的翘曲和应力集中。微凸块的形成通常涉及TiW/Au种子层沉积、光刻、电镀Cu/Sn、去胶和深反应离子刻蚀（DRIE）等关键步骤，其几何形状和界面质量直接影响后续封装的应力分布和键合可靠性。
在2.5D和扇出型基板上芯片（Fan-Out Chip on Substrate, FOCoS）封装中，FOCoS的芯片后置（chip-last）结构通过引入底填层，可一定程度缓解芯片与基板之间的CTE失配，从而表现出更低的整体翘曲。同时，平面到凸块的微凸块界面设计增强了键合过程中的局部接触压力，促进微凸块的横向塑性变形，从而提高键合强度和可靠性。此外，在芯片与基板之间引入缓冲层或应力释放结构也有助于吸收和重新分布热应力。
对于FOWLP和2.5D封装，再分布层（RDL）在一定程度上可充当应力缓冲层，减少对极低介电常数（ELK）互连层的应力。然而，在FOCoS芯片后置结构中，由于高模量底填材料的引入，ELK层与RDL布线之间的应力实际上可能高于芯片先行配置，最大应力通常集中在ASIC与HBM芯片之间的间隙区域。研究表明，适当减小
