一款112 GS/s、7位、64通道、时间交织式混合ADC，在28纳米CMOS工艺下，44.1 GHz输入频率下可实现43.1 dB的信号无干扰动态范围（SFDR）

《IEEE Transactions on Circuits and Systems II: Express Briefs》：A 112 GS/s 7 b 64× Time-Interleaved Hybrid ADC Achieving 43.1-dB SFDR at 44.1-GHz Input in 28-nm CMOS

　　

本文介绍了一种采用28纳米CMOS工艺制造的112 GS/s、7位、64通道的时间交织（TI）混合ADC。该ADC采用了T型线圈输入网络和两级分层采样器结构，不仅扩展了输入带宽，还降低了时钟要求；同时，较低的一级采样电容有助于实现高速操作。通过注入锁环振荡器（IL-ROSC）生成的采样时钟具有低抖动、低偏斜和低功耗特性，并结合了背景时间偏斜校正功能。子ADC采用混合架构，实现了1.75 GS/s的采样速率，在保持线性的同时有效降低了交织复杂性。该原型ADC在1 V/1.7 V电源下工作，在44.1 GHz频率下可达到27.1 dB的信噪比（SNDR）和43.1 dB的信号失真度（SFDR），核心面积为0.343 mm2，功耗为968.7 mW。

对于支持超过200 Gb/s的速度，电气/光学ADC-DSP PAM4收发器、采样速率超过100 GS/s且带宽超过40 GHz的6–8位ADC至关重要。[1] 由于基于高级DSP的均衡器和基于查找表（LUT）的补偿方法可以有效减轻信道损伤，因此所需的ADC有效位数（ENOB）可以降低到4位以上。具有分层采样器的大规模时间交织（TI）ADC为宽带操作提供了有前景的架构。然而，其性能从根本上受到输入带宽和多相时钟精度的限制。输入路径中的寄生电容会导致带宽瓶颈，从而降低奈奎斯特频率范围内的信号完整性。多相时钟通常通过分频器方案或延迟锁环（DLL）生成，也会影响性能。分频器方案需要至少为采样速率一半的高频外部时钟，对于超过100 GS/s的采样速率而言，这将导致显著的功耗开销。相比之下，DLL消除了对高频分频器的需求，但在实现超短延迟元件方面存在挑战[2]。在本研究中，采用T型线圈输入端接和分层采样器来扩展输入带宽。为了在降低功耗的同时满足严格的时序要求，采用了基于注入锁环振荡器（IL-ROSC）的多相时钟生成器，并结合了提出的背景时间偏斜校正方法。这种架构无需高频外部时钟和DLL，显著节省了时钟分配的功耗。这款28纳米CMOS原型ADC在112 GS/s的采样速率下功耗为968.7 mW（包括输入缓冲器的功耗），在44.1 GHz频率下实现了43.1 dB的SFDR和27.1 dB的SNDR。本文的其余部分安排如下：第二节介绍整体架构，第三节描述宽带输入网络、输入缓冲器、多相时钟生成方案和提出的背景时间偏斜校正方法；第四节详细说明子ADC的设计；第五节展示测量结果并与现有技术进行比较；第六节总结全文。