一种 420–500μW 0.2–2MHz 32 抽头复数模拟 FIR 带通滤波器，具有 45dB 镜像抑制比

《IEEE Transactions on Circuits and Systems II: Express Briefs》：A 420–500-μW 0.2–2-MHz 32-Tap Complex Analog FIR Bandpass Filter With 45-dB IMRR

　　**摘要：**本文介绍了一款采用28纳米CMOS工艺制造的112 GS/s 7位64通道时间交织（TI）混合模数转换器（ADC）。采用T型线圈输入网络结合两级分层采样器，扩展了输入带宽，同时放松了时钟要求；而降低的一级采样电容则有利于高速运行。通过注入锁定环形振荡器（IL-ROSC）配合背景时间偏差校准，生成低抖动、低偏差且功耗高效的采样时钟。子ADC采用混合架构实现1.75 GS/s采样率，在保持线性的同时有效降低了交织复杂度。该原型ADC在1 V/1.7 V供电下工作，在44.1 GHz时实现27.1 dB的信噪失真比（SNDR）和43.1 dB的无杂散动态范围（SFDR），核心面积为0.343 mm2，功耗为968.7 mW。**I. 引言**在电/光ADC-DSP PAM4收发器中，采样率超过100 GS/s且3 dB带宽超过40 GHz的6–8位ADC对于支持超过200 Gb/s的速率运行至关重要。[1]。由于采用最大似然序列估计和基于查找表补偿的高级DSP均衡器可以有效减轻信道损伤，所需的ADC有效位数（ENOB）可以放宽到4位以上。大规模时间交织（TI）ADC配合分层采样器为实现宽带运行提供了一种有前景的架构。然而，其性能从根本上受到输入带宽和多相时钟精度的限制。输入路径中的寄生电容引入了带宽瓶颈，这在整个奈奎斯特频率范围内降低了信号完整性。多相时钟通常由分频器方案或延迟锁定环（DLL）生成，也会影响性能。分频器方案需要至少为采样率一半的高频外部时钟，对于超过100 GS/s的采样率这将带来显著的功耗开销。相比之下，DLL消除了对高频分频器的需求，但在实现超短延迟单元方面面临挑战[2]。在本文中，采用T型线圈输入终端配合分层采样器来扩展输入带宽。为满足严格的时序要求并降低功耗，采用了基于注入锁定环形振荡器（IL-ROSC）配合所提出的背景时间偏差校准的多相时钟发生器。该架构消除了对外部高频时钟和DLL的需求，在时钟分配方面实现了显著的功耗节省。该28纳米CMOS原型芯片在112 GS/s下功耗为968.7 mW（含输入缓冲器），在44.1 GHz时实现43.1 dB的SFDR和27.1 dB的SNDR。本文其余部分组织如下：第II节介绍整体架构，第III节描述宽带输入网络、输入缓冲器、多相时钟生成方案以及所提出的背景时间偏差校准。第IV节详述子ADC设计，第V节呈现测量结果并与已有工作进行比较，第VI节总结全文。