面向面积与能效优化的维特比解码器设计的顺序访问感知型单元分割映射及列选择性多层自旋转移矩磁随机存储器

《ACM Journal on Emerging Technologies in Computing Systems》：Sequential-Access-Aware Cell-Split-Mapped and Column-Selective MLC STT-MRAM for an Area and Energy-Efficient Viterbi Decoder Design

　　

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现代低功耗无线通信系统通常在严格的能量和面积约束下运行，尤其是在边缘和嵌入式平台中。本文提出了一种针对多级单元自旋转移力矩磁随机存取存储器（MLC STT-MRAM）的新型优化技术，以替换SRAM，实现面积和能效更优的无线通信维特比解码器。本文引入了三种关键技术，在保持MLC STT-MRAM高面积效率的同时，降低其性能和能耗开销。首先，提出能量势垒优化技术，利用维特比解码器的存活存储器不需要长时间保持数据这一特性，显著降低写能耗。其次，顺序访问感知的单元分割映射（SAA CSM）方法利用维特比解码器的顺序存储器写入和读取访问模式，实现单步写入。第三，列选择读取技术利用存储器外围电路中的列复用器，消除不必要的读取操作及其相关电路，从而降低功耗和面积。所提出的维特比解码器兼容IEEE 802.11n/ac标准，采用28纳米CMOS工艺实现，与传统的基于MLC STT-MRAM的设计相比，面积减少17.24%，能耗减少55.15%。即使与传统的6T SRAM设计相比，所提出的设计在性能不降低的情况下，面积和能耗分别减少了51.94%和9.09%。

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