动态随机存取存储器(DRAM)的持续缩放显著提高了存储密度和设备性能。为了进一步提高集成密度,DRAM单元布局已经从8 F2发展到6 F2,最近又发展到4 F2架构[[1], [2], [3]]。然而,随着技术向亚10纳米节点发展,单元电容的减小缩短了数据保持时间,而字线阻抗的增加加剧了阻抗-电容延迟,从而降低了整体设备性能[3]。这些挑战推动了从传统的二维平面DRAM向三维(3D)DRAM架构的转变,后者通过垂直堆叠存储单元层来实现更高的集成密度[4,5]。
在提出的3D DRAM架构中,高度堆叠的Si/SiGe多层结构作为垂直集成单晶Si通道的有前景的平台而脱颖而出[5,6]。在0a DRAM技术中,需要堆叠61层Si/SiGe才能达到与传统6 F2平面DRAM相当的存储密度[7]。然而,随着堆叠层数的增加,Si/SiGe外延生长过程中的应变松弛会在Si/SiGe界面产生错配位错,这些位错会传播到Si通道层中,降低晶体质量和设备可靠性[8,9]。为了解决这个问题,提出了使用硼掺杂的SiGe(SiGe:B)作为应变补偿牺牲层[10]。由于硼的原子半径比Si和Ge小,其掺入部分抵消了与Ge相关的晶格膨胀,从而减少了应变并提高了外延生长过程中的多层结构的稳定性[11]。堆叠制造后,必须选择性地去除SiGe:B牺牲层以释放垂直堆叠的单晶Si通道[7]。因此,相对于Si来说,对SiGe:B进行高度选择性的蚀刻是3D DRAM制造中的关键步骤。
在牺牲层去除过程中,蚀刻选择性的不足可能导致Si通道层的不必要的侵蚀,从而降低晶体管性能。即使是由于低选择性蚀刻引起的轻微Si通道损失,也会增加阈值电压和亚阈值摆幅,同时减少驱动电流(开态电流)[[12], [13], [14], [15]]。因此,在SiGe:B和Si之间实现高蚀刻选择性对于保持预期的Si通道尺寸以及维持3D DRAM设备的电性能和可靠性至关重要。
已经探索了多种选择性蚀刻SiGe的技术,包括基于等离子体的干法蚀刻、HCl蒸汽蚀刻和湿化学蚀刻。CF4等离子体干法蚀刻在室温下提供各向同性的蚀刻轮廓,但在Si0.8Ge0.2和Si之间的选择性有限,通常低于60:1[[16], [17], [18]]。HCl蒸汽蚀刻的选择性更低,低于40:1,并且通常需要约600°C的 processing温度[[19], [20], [21]]。在这些高温下,Ge在Si/SiGe界面处的扩散会扩大界面宽度[22],进一步降低选择性。相比之下,使用HF/HNO3/CH3COOH(HNA)的湿化学蚀刻在接近室温的条件下,对于未掺杂的Si0.8Ge2显示出最高的报告选择性,超过200:1,同时保持各向同性的蚀刻轮廓[17,23]。尽管基于HF/H2O2/CH3COOH的蚀刻剂被认为对环境更友好,但它们的选择性通常较低,一般低于50:1[[24], [25], [26]]。因此,HNA湿法蚀刻被认为是去除SiGe牺牲层最有前途的方法之一。
然而,之前的HNA蚀刻研究主要集中在未掺杂的SiGe上,而关于SiGe:B的研究主要关注硼引起的应变补偿和高度堆叠的Si/SiGe:B结构的结构稳定性。由于HNA蚀刻是通过孔介导的氧化作用和随后的氧化物溶解来进行的,硼引起的孔浓度变化可能会改变氧化步骤,从而改变两个反应步骤之间的平衡。尽管如此,硼掺入对SiGe:B的选择性HNA蚀刻行为以及底层氧化和氧化物溶解动力学的影响尚未系统地阐明。
在这项研究中,我们系统地研究了不同硼浓度和蚀刻剂组成下B掺杂的Si0.8Ge0.2(Si0.8Ge2:B)外延层的选择性HNA湿法蚀刻。分析了硼掺入对HNO3诱导的SiGe:B表面氧化、HF辅助的表氧化物层溶解以及与硼相关的化学键合的影响,以阐明导致蚀刻速率抑制的机制。此外,还评估了HF浓度对蚀刻速率和SiGe:B/Si选择性的影响,以确定增强的氧化物溶解是否可以缓解硼引起的蚀刻速率抑制。通过比较整层薄膜的蚀刻速率和多层结构中的侧向蚀刻速率,并研究蚀刻轮廓随硼浓度的变化,进一步研究了Si/SiGe:B多层结构的侧向蚀刻行为。最后,分析了能带对齐作用,以解释选择性侧向HNA蚀刻Si/SiGe:B多层结构后观察到的特征性Σ形蚀刻轮廓的形成。还研究了HNO3浓度对轮廓演变的影响,作为控制蚀刻形态的手段。这项研究提供了关于含硼氧化物形成、HF辅助的氧化物溶解以及多层结构中的能带对齐如何共同控制SiGe:B牺牲层选择性HNA湿法蚀刻的机制见解,为将其集成到下一代3D DRAM制造中提供了实用指导。