三维 (3D) 集成已成为实现高密度和高带宽系统集成的一种有前景的方法。在 3D 架构中，互连性能不仅受导电性控制，还受导电材料的可靠性和金属化工艺的可制造性控制 [1], [2]。在封装层面，Cu 填充硅通孔 (TSV) 和层间 Cu 互连已被广泛采用，以缩短信号传输路径并增强异构集成系统的集成密度 [3]。然而，随着混合键合存储器架构中堆叠密度的增加，热管理和界面可靠性变得越来越关键 [4]。同时，传统的细间距 Cu 微凸点互连继续面临可靠性问题，包括焊料引起的退化、电流拥挤和热机械失效 [5]。
为了克服与含焊料互连结构相关的局限性，人们致力于开发低温 Cu-Cu 直接键合技术。室温表面活化键合已被证明是 Cu 薄膜直接键合的一种有前景的方法 [6], [7]。此外，据报道，环境条件下的低温 Cu-Cu 键合通过晶粒生长辅助机制进行，能够在降低热预算的情况下实现可靠的界面形成 [8]。此外，能够同时实现层间 Cu 互连形成和 TSV 填充的集成工艺方案作为简化垂直堆叠芯片制造的潜在策略，引起了越来越多的关注 [9]。
除了传统的 Cu-Cu 键合方法外，还探索了各种细间距互连技术，以进一步增强 2.5D 和 3D 集成的性能。基于铜纳米线的互连为提高垂直电气连接的密度提供了一条潜在途径 [10]。在微观结构层面，据报道纳米晶 Cu 有助于在降低键合温度下进行跨界面晶粒生长，从而改善 Cu-Cu 键合性能 [11]。最近，开发了钝化辅助和混合表面处理策略，通过抑制表面氧化、加速界面扩散和调节应力演化来增强低温键合 [12], [13], [14], [15]。这些研究表明，微观结构优化和表面状态工程在实现高质量低温 Cu-Cu 键合中都起着重要作用。
近期 Cu 互连材料的进展越来越集中在晶粒细化、晶体织构控制、纳米孪晶工程、多孔中间层和稀合金化上。电沉积 (111) 取向纳米晶 Cu 可以促进低温 Cu-Cu 键合过程中的原子扩散和界面消除 [16]，而最近的综述强调了晶粒、织构和孪晶界工程是优化纳米结构 Cu 的重要方法 [17]。纳米多孔 - 纳米孪晶 Cu 可以进一步适应表面粗糙度并降低键合所需的温度和压力 [18]。
此外，Ni-Fe 共掺杂 [19]、微量 Mn 掺杂 [20] 和 Ni 合金化 [21] 可以细化晶粒、稳定纳米孪晶，并在保持相对较高导电性的同时改善电沉积 Cu 的机械和热稳定性。尽管其中一些研究主要关注高性能 Cu 箔而不是直接 Cu-Cu 键合，但它们表明成分和微观结构是可靠 Cu 互连的重要设计因素。
自组装单分子层和牺牲中间层也被研究用于减少表面氧化并放宽平坦化或退火要求 [22], [23]。然而，长期可靠性仍然是高密度 Cu 互连的关键问题，特别是在电迁移和热机械应力下 [24], [25], [26]。
从结构和工艺优化的角度来看，还研究了各种基于 Cu 的互连架构。据报道，柱 - 凹面 Cu 结构有助于 3D 和 2.5D 异构集成应用的低温直接键合 [27]。此外，由等离子体辅助氮化铜形成实现的无氧化无焊料细间距 Cu-Cu 键合已显示出改善的界面稳定性 [15]。基于 TSV 填充结构和微凸点的晶圆级堆叠方法进一步验证了高通量垂直集成的可行性 [28]。此外，关于 Cu 表面钝化 [29]、Cu TSV 和 Au 柱状凸点之间的表面活化键合 [24] 以及基本室温 Cu-Cu 直接键合机制 [7] 的研究为低温 Cu 互连技术的发展提供了重要基础。
然而，大多数传统的 Cu-Cu 键合工艺仍需要分别制备的 Cu 表面、精密对准、键合，有时还需要键合后退火，而 TSV 填充通常是独立完成的。
如表 I 总结，目前的方法将 TSV 填充和多级 Cu 路径形成集成到同一次室温电镀操作中，从而减少了单独金属键合操作的数量，并避免了高温 Cu-Cu 热压。然而，这种工艺集成并没有导致总加工时间缩短。特别是，三层 CoIoS 组件需要 72 小时的电镀，这仍然是制造吞吐量的一项限制。因此，目前方法的主要优势在于工艺集成和减少的热/机械键合要求，而不是加工速度。由于缺乏工业规模的成本数据，因此未尝试绝对的制造成本比较。
基于我们之前的双层概念验证研究 [9]，目前的工作将已建立的室温电镀工艺扩展到包含 AlN 陶瓷基板、含 TSV 的硅中介层和含 TSV 顶层芯片的三层 CoIoS 架构。本研究专注于多级结构实现、三维无损表征、样品间电气一致性、多界面组件级剪切行为以及扩展热循环性能。因此，贡献在于对已建立工艺的架构扩展和系统评估，而不是核心电镀原理的首次提出。尽管集成电镀操作减少了单独的 TSV 填充和金属键合步骤，但目前 72 小时的电镀持续时间仍然是制造吞吐量的一项限制，需要进一步优化。
继承的工艺条件以及新的结构和性能评估总结在表 II 中。
