垂直堆叠 SOI-GAA 互补场效应晶体管中的分级埋氧化层工程：宽带直流与噪声研究

《Scientific Reports》：Graded buried-oxide engineering in vertically stacked SOI–GAA complementary FETs: a broadband DC and noise investigation

　　

摘要

垂直堆叠互补场效应晶体管 (CFETs) 为实现 14 nm 节点之后的高密度 CMOS 缩放提供了一条有前景的途径，但其紧密耦合的架构引入了寄生电容、层间静电耦合和陷阱辅助传导，从而降低了直流和噪声性能。本研究提出并分析了一种结构优化的 CFET，它集成了一层由 18 nm SiO₂ + 7 nm Si₃N₄ + 15 nm HfO₂ 组成的三层多-κ 埋氧 (BOX) 堆叠，并通过自洽的三维 Synopsys Sentaurus TCAD 框架与无 BOX 的基准 CFET 进行了对比评估。该器件结合了底部的绝缘体上硅 (SOI) nMOS FinFET 与顶部的 SiGe (25% Ge) 全环绕栅 (GAA) pMOS 纳米片晶体管，它们共用一个 TiN 栅极。求解了带有压应力迁移率张量的流体力学传输、MLDA 量子修正，以及带有高斯陷阱分布的完整 Green 函数扩散加上闪烁/GR 噪声模型，涵盖了十四个频率十倍频程 (0.1–10¹³ Hz, 3 点/十倍频程)。仿真结果表明，多-κ BOX 架构使 SOI nMOS 的 I_ON 从 102.7 μA/μm 提高到 110.2 μA/μm，GAA pMOS 的 I_ON 从 519.8 μA/μm 提高到 542.3 μA/μm，关态漏电抑制了三个数量级以上，且 nMOS 的 I_ON/I_OFF 比率超过 10¹⁴，pMOS 约为 6 × 10⁸。亚阈值摆幅保持在 58–64 mV/dec (nMOS) 和 68–82 mV/dec (pMOS) 的紧密控制范围内，而阈值电压保持在 0.435–0.445 V 和 ? 0.54 至 ? 0.57 V 的平衡状态。噪声仿真预测，nMOS 和 pMOS 在全频段的 S_id(f) 降低，终端噪声相关系数降至物理良性限度，且在 10 GHz 下最小噪声系数 (NF_min) 降低 0.4–0.6 dB (nMOS) 和 0.3–0.5 dB (pMOS)，同时高频本征传输保持完好。因此，所提出的多-κ BOX CFET 为 14 nm 节点之后的高扩展性、低功耗、低噪声且兼容射频的逻辑电路提供了一个可扩展平台。