LK-MVS联合建模用于NCFET电路鲁棒性与数字译码器延迟变化分析

《Journal of Electronic Science and Technology》：LK-MVS joint modeling for NCFET circuit robustness and digital decoder delay variation analysis

　　

由器件制造波动引起的时序变异性已成为低电压逻辑电路普遍且严峻的挑战，严重损害了译码器等核心外围电路的时序裕量与运行精度。在亚1V低电压应用中，译码器中的门级延迟离散化将被放大为字线到达时间失配，对实现低功耗高可靠集成系统构成难以逾越的障碍。为解决此问题，本文提出一种集成“器件建模—电路实现—鲁棒性评估—反馈设计”的闭环范式，面向铁电负电容场效应晶体管（NCFET）的低电压逻辑应用。首先，在严格电荷守恒框架下，将Landau-Khalatnikov（LK）铁电动力学与MIT虚拟源（MVS）沟道输运模型耦合，构建兼容Spice的NCFET紧凑模型，可用于表征器件间（DTD）涨落。其次，显式引入DTD涨落以模拟铁电层厚度（t_FE）的工艺波动，并将由此产生的统计扰动从器件级传播至门级2-4译码器电路。最后，以2-4译码器为案例，量化所有输出信号的传播延迟，并构建以DTD为中心的、面向设计窗口收敛的反馈路径。结果表明，在t_FE≈10 nm的工艺窗口内，该模型成功复现了与实验可比的I-V特性；基于NCFET的2-4译码器在低电源电压V_DD下保持正确逻辑功能，且其传播延迟的变异系数（CV）控制在3%–7%范围内，显示出可观的设计优化窗口，适用于低电压逻辑设计。

在摩尔定律后时代，面向“存内/近存计算”的非易失存储器已成为提升系统能效的关键途径。其中，阻变存储器（RRAM）、磁变存储器（MRAM）、相变存储器（PCRAM）、铁电电容存储器（FeRAM）及铁电场效应晶体管（FeFET）是代表性器件家族，并在片上缓存、嵌入式存储及模拟/数字神经形态加速器等电路层面呈现“应用细分”。在近存或存内计算加速器中，外围行/列选择电路直接决定阵列吞吐率与能效，而译码器作为连接高层控制逻辑与字线/位线阵列的“第一跳”关键环节。当工作电压降至亚1V甚至更低时，传统CMOS译码链的驱动能力和时序裕量急剧收缩；任何门级延迟离散化都可能被放大为字线到达时间失配（skew），进而影响阵列访问窗口和计算精度。因此，建立译码器关键路径上可量化的延迟分布模型、识别主导变异源，成为实现低电压低功耗方案的必要前提。负电容场效应晶体管（NCFET）通过在栅极叠层中引入铁电层，表现出亚阈值摆幅低于60 mV/dec的显式特性及“本征电压放大”效应，天然适用于低电压译码应用。基于NCFET的2-4译码器通常包含输入反相器级、AND/OR逻辑级（功能上等效为两级组合逻辑）以及输出缓冲级。理论上，在相同的低电源电压V_DD下可缩减传播延迟和门数，从而获得更小的能耗延迟积。然而，NCFET的电学优势高度依赖铁电层厚度t_FE及极化动力学。t_FE的统计涨落可引起有效阈值电压、栅电容分布及跨导增益的显著变异。同时，本征极化弛豫/翻转引入历史相关和瞬态非线性行为。这些因素共同影响门级高-低/低-高传播延迟（t_pHL/t_pLH）、上升/下降时间以及过冲/振铃特性，最终表现为级联译码路径上的到达时间分布与输出间偏差。

随着HfO₂基铁电材料的发现，如HZO等CMOS兼容材料为在硅平台实现NCFET提供了可行路径，包括无滞回/低亚阈值摆幅（SS）操作和14 nm工艺集成等演示。同时，稳定化机制与速度极限等物理约束对电路与系统级提出了新的协同设计要求。近期纳米尺度半导体器件研究为NCFET的变异性感知设计和紧凑建模提供了重要参考。Fuad等人对基于CMOS和碳纳米管场效应晶体管（CNTFET）的8T SRAM单元进行了全面性能分析，揭示了器件级变异和环境因素对电路时序特性的显著影响，验证了新型纳米器件在低功耗高速应用中的优越性。此外，他们提出了一种高效的单一CNTFET建模技术，分析了弹道输运条件下介电材料和氧化层厚度对器件电导的影响，充实了考虑结构与材料变异的纳米器件紧凑建模技术体系。进一步研究补充了纳米尺度器件中器件级物理参数波动与电路级性能退化之间的关联研究，强调了建立从器件建模到电路性能评估的全链路分析框架的必要性。

尽管近期研究在NCFET紧凑建模和电路级评估方面取得进展，相关纳米器件研究也提供了有价值的方法论参考，但NCFET研究仍存在显著空白：现有NCFET紧凑模型尚未构建一个统一的框架，能够将统计性器件间（DTD）变异与电路级延迟分布相连接，同时提供面向设计与技术协同优化（DTCO）的实用反馈机制。当前模型大多聚焦于单一NCFET器件的电学特性表征，缺乏将器件级DTD涨落定量传播至电路级的能力，也无法将电路级性能评估结果映射回器件级参数优化，这严重制约了NCFET在高鲁棒性低电压逻辑电路中的实际应用。

本研究建立了一个连接NCFET器件变异性与电路级鲁棒性的闭环分析框架，从而将NCFET器件行为与逻辑电路的性能和稳定性紧密耦合。主要贡献包括：i) 开发后摩尔时代用于NCFET的Landau-Khalatnikov-麻省理工虚拟源（LK-MVS）联合紧凑模型，能准确表征由铁电层厚度涨落引起的DTD变异；ii) 统计分析了DTD扰动下阈值电压和开态电流的涨落，将其传播至2-4译码器电路，并定量表征电路级延迟分布；iii) 提出基于译码器传播延迟分布的反馈设计策略，实现NCFET器件设计与逻辑电路设计的闭环协同优化。

在建模框架方面，研究人员从典型金属-铁电-绝缘体-半导体（MFIS）栅叠层的铁电晶体管结构出发，构建了相应的电容网络。通过严格的电荷守恒约束，将LK铁电动力学方程与MVS沟道输运模型耦合，形成SPICE兼容的紧凑模型。LK方程描述了铁电极化P的动力学行为，吉布斯自由能函数包含极化能项和外电场耦合项，通过MFIS串联约束将铁电端电压映射至栅极端，与外部负载共同确定“可稳定负斜率”区域。MVS模型从“势垒顶部/虚拟源注入”机制描述电流输运，用少量物理参数统一覆盖亚阈值、速度饱和和强反型区。两者通过电荷守恒耦合，形成NCFET的完整紧凑模型。模型基于Verilog-A实现，在Cadence Spectre/APS环境中验证了直流与瞬态仿真的一致性。研究人员假设t_FE的ALD工艺涨落服从正态分布，标称值为10 nm，波动范围±20%，并基于物理机制将t_FE变化映射至Landau系数（α∝1/t_FE，β∝1/t_FE²）和等效小信号电容（C_FE∝1/t_FE），从而实现了DTD涨落的显式引入。他们进一步用该模型构建了NC-CMOS 2-4译码器，并进行了100次蒙特卡洛仿真，评估了传播延迟的统计分布。

在结果部分，首先展示了n型和p型NCFET在t_FE涨落下的转移特性，并提取了阈值电压V_TH和开态电流I_ON的统计直方图，量化了器件级变异性。随后，基于NC-CMOS的2-4译码器在t_FE≈10 nm、低V_DD下仿真，所有输入组合均产生唯一且正确的使能输出，验证了逻辑正确性。电路鲁棒性分析表明，四个输出端口的传播延迟直方图均呈单峰分布，均值在纳秒量级，变异系数（CV）在3%–7%之间，优于传统CMOS（8%–12%）和FinFET（5%–9%）译码器，展示了NCFET在低电压下更强的时序稳健性。讨论部分指出，LK-MVS模型能精确复现实验I-V特性，且提出的“以DTD为中心的”反馈路径为DTCO提供了实用工具；同时指出未来应纳入更多变异源，如极化取向随机性、晶界效应及界面陷阱波动等，并扩展至更复杂电路。结论部分强调，该研究成功开发了集成于SPICE环境的LK-MVS紧凑模型，实现了从器件物理到电路设计的桥梁，并通过2-4译码器案例验证了闭环协同设计方法的有效性，该框架具有可扩展性，适用于更高阶译码器、算术逻辑单元以及NCFET存内计算架构，为克服电路级性能瓶颈提供了有效途径。