电荷平衡辅助SiC MOSFET中的DIBL特性及其抑制机制

《Materials Science in Semiconductor Processing》：DIBL characteristics and suppression mechanism in charge-balance-assisted SiC MOSFETs

　　

摘要

在SiC MOSFET中，由于短通道效应引起的漏极诱导势垒降低（DIBL）仍然是电力电子应用中的一个重要问题。本文提出了一种采用正交和并行布局的电荷平衡辅助SiC MOSFET，并研究了其抑制DIBL的有效性。通过3-D TCAD仿真阐明了其工作原理，结果显示正交布局将JFET区域的电场重塑为波状分布，而并行布局主要降低了电场的幅度。基于基本柱状单元开发了一个分析模型，以确定关键设计参数及其对DIBL抑制的相对影响。在理论分析的指导下，制造了一系列具有不同柱状结构的器件，包括通过调整柱宽和掺杂来改变电荷不平衡。通过漏极电压对阈值电压的依赖性作为直接指标，以及饱和区域漏极电流的增加率和短路峰值电流作为补充指标，实验评估了与DIBL相关的特性。不同测试器件（DUTs）的实验结果与理论分析一致，表明由于正交布局具有更强的电场屏蔽能力，因此提供了更大的设计裕度。所提出的结构为改善SiC MOSFET的DIBL行为提供了实用的方法，并提供了相应的设计指导。

引言

由于出色的导电性、阻断性能和开关性能，碳化硅（SiC）功率MOSFET已被广泛研究并应用于电力转换和高频领域[1]。近年来，电压等级从600V到3300V的SiC MOSFET已经实现商业化[2]，显示出在提高能效方面的巨大潜力[3]。

尽管具有这些优势，由于反向通道迁移率有限[4]，[5]，SiC MOSFET仍然面临较高的通道电阻。这种限制主要是由于SiO₂/SiC界面处的高密度界面态（D_it）造成的，导致其性能低于SiC自身材料属性所期望的水平[6]。近年来，已经提出了一些方法来提高通道迁移率。例如，在NO或N₂O环境中进行氧化或氧化后退火等工艺技术可以有效降低D_it并提高反向通道迁移率[7]，[8]。从晶体学角度来看，<11-20>晶体方向也被成功应用于沟槽结构SiC MOSFET中[9]。然而，降低通道电阻最简单的方法是通过自对准植入工艺缩短通道长度（L_ch）[10]，这种方法已在商业器件中得到广泛应用。然而，短通道通常会导致显著的漏极诱导势垒降低（DIBL）。当通道长度与PN结的耗尽宽度相当时，会出现短通道效应（SCEs）[11]，[12]，[13]。这些效应会影响MOSFET的性能，包括阈值电压（V_th的降低、亚阈值行为的退化以及漏极电流（I_d的非饱和。

随着晶体管尺寸的不断缩小，DIBL效应变得越来越显著。这种现象源于栅极下方以及源极和漏极之间的电场的二维特性，其中施加的漏极偏压会降低源极到通道的能垒。为描述这一现象，已经开发了许多分析模型，这些模型大致可以分为四类[14]：电荷共享模型[15]，[16]，经验表达式[17]，[18]，多项式势垒模型[19]，[20]，以及2-D泊松方程的解析解[21]，[22]。许多这些模型引入了一个基于SCEs对L_ch指数依赖性的“尺度长度”。这个尺度长度被广泛用来评估MOSFET在保持可接受的短通道行为的情况下可以缩小的程度。尽管在SiC MOSFET中也预期会出现DIBL，并且已有研究探讨了相关问题，如V_th的估计[23]、固定电荷的影响[24]和D_it[25]，但在SiC MOSFET中有效抑制DIBL的方法仍然有限。

本文制备并研究了采用正交和并行柱状布局的电荷平衡辅助SiC MOSFET。引入的柱状区域最初是独立于表面MOS结构设计的，同时完全兼容标准SiC MOSFET制造工艺，没有引入额外的工艺复杂性。随后，结合3-D TCAD仿真、分析建模和实验表征，阐明了负责抑制DIBL的电场屏蔽机制，并展示了不同柱状布局的影响。通过在不同漏极电压（V_ds）偏压下的V_th变化、饱和区域漏极电流的增加率以及高压条件下的短路峰值电流，进一步评估了柱宽（W）、电荷不平衡和布局配置对DIBL特性的影响。这三种电气评估结果表现出一致的趋势，与理论分析结果相符。基于这些结果，建立了改善SiC MOSFET DIBL行为的实际设计指南。

章节摘录

器件设计与机制分析

通过将局部柱状区域集成到外延层中，将电荷平衡概念引入器件设计中。根据柱状区域相对于表面MOS结构的方向，提出的电荷平衡辅助器件分为两种布局：正交布局和并行布局。图1展示了传统结构和所提出器件的横截面视图。

传统器件的典型单元模型

实验结果

由于短通道特性，SiC MOSFET通常表现出显著的DIBL。这种行为归因于JFET区域的电场增强，使得耗尽区域向源极侧移动，从而缩短了有效通道长度（L_eff）。因此，电场从JFET区域渗透到源极侧降低了源极侧的势垒，促进了电子注入，如图10所示。为了全面评估

结论

在本文中，成功制造了两种不同布局的电荷平衡辅助SiC MOSFET，并对其DIBL抑制效果进行了理论分析和实验验证。这种改进源于电场屏蔽效应，该效应受到柱状布局的影响。特别是与并行布局相比，正交布局进一步改变了JFET区域的电场分布。在这两种情况下，DIBL都得到了抑制

作者贡献声明

段宇涵：撰写 – 审查与编辑，撰写 – 原稿，可视化，方法论，研究，概念化。白兆鹏：撰写 – 审查与编辑。唐久阳：撰写 – 审查与编辑。刘攀：撰写 – 审查与编辑，资金申请。张青春：撰写 – 审查与编辑，资金申请。

利益冲突声明

致谢

上海碳化硅电力器件工程技术研究中心的支持，项目编号为19DZ2253400。

段宇涵|白兆鹏|唐久阳|刘攀|张青春

复旦大学智能机器人与先进制造学院，中国上海市杨浦区邯郸路220号，200433