《Microprocessors and Microsystems》：Bias-aware error-compensation framework for approximate multipliers in DNN hardware accelerators
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摘要
乘法运算主导了深度神经网络（DNN）推理的计算成本与能耗。本文提出了一种新颖的偏置感知两阶段误差补偿方法，可生成具有解析可控误差偏置与误差幅度的结构化近似乘法器（AM）系列，同时保持每个AM系列内部的能耗一致。以基于截断的有符号乘法器为基础，该框架的
摘要
乘法运算主导了深度神经网络（DNN）推理的计算成本与能耗。本文提出了一种新颖的偏置感知两阶段误差补偿方法，可生成具有解析可控误差偏置与误差幅度的结构化近似乘法器（AM）系列，同时保持每个AM系列内部的能耗一致。以基于截断的有符号乘法器为基础，该框架的第一补偿阶段在最低有效位处引入确定性二进制补偿，以缓解系统性低估，且不增加算术逻辑或开关活动。第二阶段在截断后的第一列插入一个两门补偿电路，提供固定的正平均误差，与该常数协同作用，将净平均偏置误差推向零。该组合提供了一个统一的闭式设计方程，据此可无需仿真即可完全表征系列中的任意成员。所提出的近似乘法器设计采用45 nm工艺进行综合，并使用一套全面的误差指标与最先进的近似乘法器进行了比较。所有乘法器均在INT8后训练量化（PTQ）条件下，于LeNet-5、ResNet-14、VGG-16和VGG-19上进行了评估。所提出的8×8近似乘法器与最先进设计相比，功耗延迟积（PDP）最多降低31.41%，且在全部四个基准测试中精度下降均低于1%。
面向DNN硬件加速器近似乘法器的偏置感知误差补偿框架：论文解读
**1. 研究背景与问题**
深度神经网络（DNN）已成为现代智能系统的计算核心，广泛应用于图像识别、目标检测、自然语言处理及物联网边缘设备等领域。DNN硬件加速器通过大规模脉动阵列（如Google TPU v1中的216个乘累加（MAC）单元并发运行）实现高吞吐量计算，而其中乘法运算占据了MAC单元中最高的硬件复杂度，显著影响加速器的功耗、关键路径延迟与面积开销。随着边缘端实时推理场景对功耗和资源的严格约束，如何在保持推理精度的同时降低乘法器硬件开销成为关键设计目标。
近似计算利用神经网络的误差鲁棒性，通过引入有界计算误差换取功耗、延迟和面积的优化。然而，已有近似乘法器（AM）设计多为孤立设计，难以系统地控制误差偏置。截断型近似乘法器（如BAM）因结构简单、硬件效率高受到广泛关注，但固定补偿方案对最终误差行为控制有限；基于近似压缩器的设计虽降低了算术复杂度，但乘法器偏置在选定压缩器结构后基本固定；部分面向DNN的设计虽然证明了误差消除可减轻误差累积，但缺乏在保持硬件效率的同时解析控制乘法器偏置的系统性框架。因此，如何系统地在电路级和网络级实现能量与精度的权衡，仍是一个待解决的关键挑战。
**2. 研究方法与技术**
研究人员提出了一种偏置感知的两阶段误差补偿框架。第一阶段在截断区域的最低有效位（LSB）位置硬连线一个t位二进制补偿常数，通过修正截断引起的系统性低估来调整均值偏置误差（MBE），且不增加算术逻辑或开关活动。第二阶段在截断后的首列插入一个由两个OR门构成的补偿电路（CC），提供固定正平均误差，与常数补偿协同使净MBE趋近于零。基于Baugh–Wooley算法生成部分积，并在45 nm工艺下使用Cadence Genus综合工具完成硬件实现，功耗通过65536个输入组合的开关活动在1.1V、500MHz条件下评估。
**3. 研究结果**
**3.1 硬件效率分析**
在8×8 AM对比中，所提出的AM4系列（15个成员，t=4）实现24.34 fJ的PDP，AM5系列（31个成员，t=5）进一步降至21.33 fJ，相比精确乘法器基线（88.45 fJ）分别降低72.5%和75.9%。AM5相比最先进设计ECM8-2实现31.4%的PDP降低，同时拥有最低功耗（22.75 μW）和最小面积（261.47 μm2）。AM4系列实现了最短关键路径延迟（0.910 ns），优于所有对比设计。
**3.2 误差特性分析**
所提出框架的显著特征在于MBE的可控性。AM4系列MBE覆盖[-6.25, +7.75]整数步长范围，AM5系列覆盖[-21.25, +8.75]。相比之下，现有AM设计仅提供单一固定工作点。在WCE方面，AM4范围[64,50]、AM5范围[160,130]；MRED方面，AM4为[2.15%, 1.85%]，AM5为[5.58%, 4.25%]。Pareto比较结果显示，所提出的AM4和AM5系列在硬件效率与误差特性方面均优于现有设计。
**3.3 扩展到16×16 AM**
该框架可解析扩展到任意字长。AM6系列（t=6，63个成员）实现了58.67 fJ的PDP，为所有16×16对比设计中最低，且MBE可在[-59.25, +2.75]范围内逐单位调节，无需修改底层硬件。
**3.4 CNN推理精度分析**
在INT8后训练量化条件下，对LeNet-5、ResNet-14、VGG-16和VGG-19四个基准网络进行评估。LeNet-5对所有设计均保持97.09%基线精度，说明其对算术近似高度容忍。在VGG-16上，AM4-03实现最高精度93.38%，仅下降0.12%；AM5-08在保持最低PDP的同时达到92.75%精度。在VGG-19上，AM4-03同样取得最高精度93.03%，仅下降0.37%。结果表明，AM4系列在深层网络上提供最高推理精度，而AM5系列在低于1%精度下降阈值内实现最低PDP。通过对比可见，减少强负偏置可有效提升推理精度。
**4. 总结与结论**
讨论部分指出，补偿后乘法器性能优于其他设计，确认了抑制强负偏置对DNN推理精度的直接改善作用。研究结论为：本文提出了面向DNN推理加速器的偏置感知两阶段误差补偿框架。第一阶段通过零硬件开销的t位二进制常数提供对MBE的细粒度控制；第二阶段插入两门补偿电路提供固定正平均误差，使净MBE依据统一闭式设计方程趋近于零，将传统试错式设计流程转化为单步解析设计。该框架推导了8×8 AM的两个系列（AM4：15个成员，AM5：31个成员）和16×16 AM的一个系列（AM6），系列内所有成员共享相同硬件指标。所提出的AM4和AM5相比最先进设计ECM8-2在PDP上分别降低21.73%和31.41%。在LeNet-5、ResNet-14、VGG-16和VGG-19的INT8后训练量化评估中，两个系列在所有四个基准上均实现了低于1%的精度下降。
