面向数字发射相控阵的FPGA高效加权感知DPD精度分配

《IEEE Microwave and Wireless Technology Letters》：FPGA-Efficient Weight-Aware DPD Precision Allocation for Digital Transmit Phased Arrays

　　**摘要：**基于神经网络（NN）的宽带射频（RF）功率放大器（PA）数字预失真（DPD）技术可提供强大的线性化能力。然而，将神经网络预失真（NN-DPD）部署到数字相控阵中往往受到现场可编程门阵列（FPGA）资源预算的限制。本文提出了一种面向多通道宽带预失真、适用于采用数字波束成形（DBF）的非均匀加权相控阵发射机的方法，该方法旨在最大化可编程逻辑效率。该方法利用了两种效应：第一，权重较低的通道对总远场信号的贡献较小；第二，低权重通道以更大的功率放大器回退量工作，因此对总非线性和失真的贡献也较小。基于这一观察，本文实现了一种权重感知的精度分配策略，其中每个通道的算术精度和预失真复杂度根据DBF权重的幅度进行缩放。在AMD 49DR射频系统级芯片（RFSoC）上的实现表明，在保持16个通道辐射线性度的前提下，可实现显著的资源节省。文章对两种FPGA实现方案在归一化均方误差（NMSE）和邻道泄漏比（ACLR）方面进行了对比。方案1的性能与全精度基线相当，NMSE = ?42.5 dB，ACLR = ?47.9 dB，DSP48资源利用率为81.3%。在方案2中，DSP48使用率降至约60%，NMSE = ?41.5 dB，ACLR = ?46.8 dB，性能损失约为1 dB。