TWIN：基于实验校准的铁电碳纳米管场效应晶体管紧凑模型的三元权重与输入神经网络加速器

《Advanced Electronic Materials》：TWIN: Ternary Weight and Input Neural Network Accelerators Using an Experimentally Informed Ferroelectric Carbon Nanotube FET Compact Model

　　

人工智能系统日益融入日常生活，但面临面积和功耗约束。因此，业界正在寻求二进制架构的替代方案。三值逻辑是其中一种解决方案，可提供更高的数据密度和更快的计算速度。然而，面积开销仍是实现低成本、高能效三值系统的主要障碍。为应对这些挑战，研究人员基于实验校准的铁电碳纳米管场效应晶体管(FeCNTFET)紧凑模型，利用其仿真的负微分电阻(NDR)行为，设计了紧凑且高能效的三值逻辑门。研究在SrTiO₃(001)衬底上实验制备并表征了10nm Hf_0.25Zr_0.75O₂铁电薄膜，并将提取的铁电参数纳入Landau–Khalatnikov子模型，该子模型与基于先前报道的实验CNTFET数据校准的3nm CNTFET紧凑模型耦合。结果表明，通过使用基于FeCNTFET的紧凑三值算术单元，所提出的三元神经网络(TNN)加速器相比8位整数实现可减少85%的单位尺寸晶体管并降低72%的功耗，同时MNIST和CIFAR-10数据集的精度损失分别为3.1%和5.1%。这些结果显示了所提出的基于FeCNTFET的TNN加速器在能源和资源受限应用中的潜力。

人工智能(AI)系统的广泛部署受到硬件面积和功耗的严格约束，传统二进制计算架构难以满足日益增长的能效需求。三值逻辑通过引入第三个状态，提高了数据密度和计算速率，但其硬件实现面临严重的面积开销问题。互补金属氧化物半导体(CMOS)技术因每个晶体管需单独调整阈值电压，无法实际用于三值神经网络(TNN)实现。碳纳米管场效应晶体管(CNTFET)凭借手性可控的阈值电压调节能力，成为实现三值硬件的候选技术，但传统CNTFET电路所需晶体管数量庞大，例如标准三值反相器(STI)需6个晶体管，标准三值与非门(STAND)需16个晶体管，功耗达数百纳瓦。近年来，铁电材料因其多级极化、独特的滞回和负电容(NC)行为而备受关注。将铁电薄膜集成到CNTFET栅堆叠中，可在器件输出特性中产生负微分电阻(NDR)效应，该效应为构建紧凑高效的量化硬件加速器提供了关键机制。

基于此，研究人员利用NDR效应，设计并评估了新一代基于铁电碳纳米管场效应晶体管(FeCNTFET)的TNN硬件加速器。通过实验制备和表征10nm Hf_0.25Zr_0.75O₂(HZO)铁电薄膜，提取参数并建立物理基紧凑模型，进而设计了三值逻辑门和算术电路，实现了两种TNN架构：仅量化权重的三元权重网络(TWN)以及同时量化权重和输入的三元权重输入网络(TWIN)。该研究发表在《Advanced Electronic Materials》上，实验结果显示，相比8位整数(8W8I)基线，TWIN加速器可减少85%的单位尺寸晶体管并降低72%功耗，MNIST和CIFAR-10精度损失分别仅为3.1%和5.1%，表明其适用于能源和资源受限场景。

在技术方法上，研究人员采用实验-计算混合框架。通过脉冲激光沉积(PLD)在SrTiO₃(001)衬底上外延生长10nm HZO铁电薄膜，利用动态滞回测量、原子力显微镜(AFM)和X射线衍射(XRD)等手段表征了薄膜的极化特性和晶体结构，并通过PUND测量验证了铁电切换。提取的铁电参数被纳入Landau–Khalatnikov(LK)子模型，该子模型与基于虚拟源(VS)方法、并用先前报道的实验数据校准过的3nm CNTFET紧凑模型耦合，从而构建了实验校准的FeCNTFET模型。该模型随后用于电路级和加速器级仿真评估。

**FeCNTFET基三元逻辑**

研究人员利用FeCNTFET输出特性中由NDR效应产生的额外电流交点，使得当输入为V_DD/2时，输出端形成稳定的中间电压态。基于这一现象，仅用两个串联FeCNTFET即可实现标准三值反相器(STI)，相比传统六晶体管STI显著减少了面积和功耗。该设计方法可推广至其他三值逻辑门（如NAND、AND、NOR、OR）及算术电路（半加器、全加器、乘法器）。

**FeCNTFET基TNN硬件加速器**

TNN将权重和激活约束为{-1,0,1}，消除乘法运算。TWN只量化权重，仍需全精度加法/减法和激活函数；TWIN则同时量化权重和激活，乘法简化为三值异或/同或(TXOR)操作，激活函数简化为位计数加符号操作，硬件实现显著简化。研究人员基于所设计的FeCNTFET电路构建了计算单元(CE)，用于MLP和CNN的推理。

**MNIST和CIFAR-10评估**

研究人员在MNIST数据集上训练了具有700神经元隐藏层的多层感知器(MLP)，在CIFAR-10数据集上训练了LeNet-5卷积神经网络(CNN)。混淆矩阵结果表明，TWIN相比8W8I基线，MNIST精度从92.8%下降到89.7%，CIFAR-10精度从74.2%下降到69.1%。面积与功耗比较显示，TWIN相比8W8I减少了约85%的单位尺寸晶体管和72%功耗；相比传统CNTFET实现的TWIN，FeCNTFET版减少56%（MNIST）和63%（CIFAR-10）晶体管，功耗降低16–17%，延迟降低35–37%，综合品质因数(FoM)提升4.3–5.0倍。

**讨论与结论**

讨论部分指出，本研究的FeCNTFET模型结合了实验表征的HZO参数和经实验校准的CNTFET模型，因此其器件和电路结果是“实验校准的仿真预测”。然而，集成式FeCNTFET器件尚未实际制造和测量，未来需要开展集成器件制备和实验验证。结论部分总结：论文提出了一种实验校准的、基于物理的FeCNTFET建模框架，用于三元神经网络加速器。通过将10nm HZO电容提取的参数经Landau–Khalatnikov模型嵌入虚拟源CNTFET紧凑模型，利用产生的NDR行为设计了紧凑的三值逻辑和算术电路，实现了TWN和TWIN加速器。仿真显示，FeCNTFET基TWIN相比8W8I CNTFET基线减少约85%晶体管数和72%功耗，MNIST和CIFAR-10精度损失分别为3.1%和5.1%。相比传统CNTFET TWIN，FeCNTFET设计同时降低了延迟、功耗和晶体管数，为能量和资源受限的应用提供了有前景的方案。