基于自定义仿真工具的辐射瞬变效应下时钟网络与关键路径可靠性分析

《Microprocessors and Microsystems》：Reliability analysis of clock networks and critical paths under radiation-induced transients using custom simulation tools

　　

## 摘要

CMOS技术的持续微缩显著增加了现代集成电路（IC）对辐射诱导的单事件瞬态（SET）的敏感性，尤其是在时钟分配网络和关键路径等对时序敏感的结构中。本文提出了一种全面可靠性分析方法论，该方法将基于物理的SET生成与时序感知的概率传播分析相结合，以准确评估大型版图后设计的脆弱性。使用PredicSEE工具生成真实的瞬态电压波形，捕捉代表性重离子轰击条件下的器件级辐射效应，随后通过UPSET框架在时钟网络和关键路径中传播，该框架利用静态时序分析（STA）对逻辑屏蔽、电气屏蔽和时序屏蔽机制进行建模。该方法在七个ISPD2012基准电路上进行了评估，同时考虑了低努力和高中间优化变体。实验结果表明，时钟网络由于屏蔽能力有限且扇出较大，是主要脆弱性来源；关键路径的敏感性则由负载均衡、门级逻辑分布、互连寄生参数和时钟周期的相互作用所决定。分析揭示，时序优化并不能均匀提升稳健性，而是将脆弱性在屏蔽机制之间重新分配——改善了电气屏蔽和逻辑屏蔽，但由于时钟周期缩短而增加了锁存概率。该框架还被证明可扩展至百万门级别的版图后设计。专门的覆盖率分析和运行时间分析确认了该方法的代表性和可行性，为安全关键应用中抗辐射电路设计提供了宝贵见解。

## 引言

CMOS技术的持续微缩以降低供电电压、器件特征尺寸和提高工作频率为特征，使现代集成电路易受辐射危害影响。击中芯片的地面宇宙射线高能粒子以及集成电路封装材料中放射性杂质发射的α粒子，是造成此类危害的主要原因。电荷沉积、半导体器件内的电荷传输和电荷收集构成了危害产生的三个阶段[1]。换句话说，如果晶体管受到粒子轰击，会产生多个电子-空穴对，从而可能导致逻辑门输出发生瞬态变化，即单事件瞬态（SET）。此外，随着电路集成密度不断增加，该问题进一步加剧，因为单事件多瞬态（SEMT）的出现变得更加普遍[2]。为了实现全面分析，应同时建模这两种情况，并考虑技术因素、时序约束和电路布局特性。

这些事件的分析至关重要，尤其是对于航空航天任务、医疗设备等严苛应用中使用关键系统而言。在电路层面，此类扰动难以检测，并可能通过组合逻辑路径传播，当被存储元件捕获时会导致软错误，从而提高现代系统的整体可靠性要求。因此，准确的SET生成和传播分析是一个至关重要的过程，可以通过考虑适当的机制和每个设计的特性来完成[3]。另一方面，在系统层面，可以使用高级故障模型来评估此类扰动的架构影响以评估系统可靠性，而无需显式考虑电路级因素[4]。

本文是特别会议论文[5]第一部分的扩展，该文研究了时钟树网络对粒子轰击的脆弱性。本文提出的最重要增强是对SET生成及其向IC关键路径传播的分析，从而提供更准确的软错误导致时序违规评估。此外，与时钟树分析不同，时钟树和关键路径分析均在比[5]工作所用ISCAS'89基准更大的更复杂电路上进行。最后，SET生成和传播框架得到了扩展，提供了PredicSEE和UPSET工具的更多细节。特别是，我们的方法由两个互补部分组成以解决SET建模问题。前者专注于利用PredicSEE工具[6]进行SET生成，该工具提供了全面的基于物理的仿真方法。另一方面，在后半部分，使用UPSET工具[7]研究通过树形时钟分配网络和关键路径的SET传播，该工具提供了电路时序违规和毛刺效应的准确评估。这种联合方法的主要目标是提供辐射诱导SET影响的全面分析，最终旨在理解此类现象如何影响IC的整体功能。表1总结了上述会议论文与本文期刊扩展之间的主要差异。除了两个版本的比较外，所提出的框架还纳入了额外的敏感度指标，包括PSET、PLatched和脉冲宽度（PW），从而能够在关键路径上实现更全面的SET分析。最后，本文手稿包括了对慢速和快速时序实现的评估，以研究时序优化对SET传播行为和电路脆弱性的影响。

本文其余部分组织如下。第2节介绍了与CMOS电路中辐射诱导效应相关的最重要概念，包括其对时钟树和关键路径的影响，以及影响其传播的屏蔽机制。第3节总结了与所提方法相关的相关工作。第4节详细阐述了使用PredicSEE和UPSET工具进行SET生成和传播的所提方法。第5节和第6节描述了实验设置并呈现了时钟树和关键路径分析的评估结果。最后，第7节对本工作进行了总结。

## 背景

本节介绍了与本文工作相关的背景概念。我们概述了CMOS技术中辐射诱导的SET，特别强调SET及其对时钟分配网络和关键路径的影响。此外，还讨论了影响SET传播的主要屏蔽机制。

## 相关工作

虽然SET影响不具有破坏性，但它可以扰乱标准电路功能，并可能导致一个或多个时钟周期的系统故障。因此，它可以构成重大挑战，应特别注意对时钟树网络等子系统SET影响的分析[8]，最终旨在理解此类现象如何影响IC的整体功能，这是本项工作的目标之一。

## PredicSEE–UPSET基本框架

所提方法通过在不同抽象层级上结合两个可靠的仿真工具，提供了准确而全面的分析，如图1所示。具体而言，在器件级使用PredicSEE工具[6]进行真实的SET脉冲生成，而在门级使用UPSET工具[7]对毛刺传播进行建模。在SET生成阶段，使用具有不同线性能量传递值（LET）的粒子轰击条件进行...

## 实验设置

所提出的时钟网络和关键路径敏感度分析方法使用ISPD2012基准套件[33]进行评估。所有设计均针对开源的IHP-Open-PDK 130nm技术[31]使用Synopsys Design Compiler进行综合。包括布局、布线、时钟树综合和布线后优化在内的物理实现使用Cadence Innovus完成。

为启用更全面的实验评估，设置了两种实现变体...

## 时钟分配网络SET分析结果

表4总结了用于量化时钟网络敏感度的指标。这些指标包括注入的SET场景总数、所有触发器（FF）上的平均EP值以及最大和最小EP值，这些值捕捉了每个设计内FF敏感度的分布范围。此外，每个FF上的平均SET数量反映了成功通过时钟网络传播并到达触发器时钟输入的瞬态脉冲数量。最后，未受任何注入SET影响的FF数量...

## 结论与未来工作

本文提出了一种全面的方法论，用于分析辐射诱导SET下时钟分配网络和关键路径的敏感度，将基于物理的SET生成与时序感知的概率传播分析相结合。PredicSEE和UPSET工具的紧密集成实现了SET生成、传播和屏蔽机制的准确建模，同时保持了对大型版图后设计的可扩展性。

实验结果表明，时钟网络...

## 缩略语

本手稿中使用以下缩略语：

- DEXP — 双指数（电流源模型）
- DEF — 设计交换格式
- EDA — 电子设计自动化
- EP — 错误概率
- FFs — 触发器
- ICs — 集成电路
- LET — 线性能量传递
- PW — 脉冲宽度
- SEL — 单事件闩锁
- SEB — 单事件烧穿
- SEEs — 单事件效应
- SEGR — 单事件栅极击穿
- SEMTs — 单事件多瞬态
- SET — 单事件瞬态
- SEUs — 单事件翻转
- SPEF — 标准寄生交换格式
- STA — 静态时序分析
- TCAD — 技术计算机辅助设计

## 利益冲突声明

作者声明，他们没有已知的竞争财务利益或个人关系可能影响本论文中报告的工作。

## 致谢

本工作是在欧盟资助的Horizon Europe孪生项目TWIN-RELECT框架下完成的，拨款协议编号为101160314。

Nikolaos Chatzivangelis于2024年7月获得色萨利大学电气与计算机工程硕士（Diploma）学位。他目前在同一所大学攻读博士学位，专注于芯片可靠性分析中的高级时序模型。自2020年以来，他一直担任电路与系统实验室（CAS Lab）的研究助理，参与多个学术和工业研究项目。他的研究兴趣包括电子设计...

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