支持查找表与加法器链并发使用的FPGA架构

《ACM Transactions on Reconfigurable Technology and Systems》：FPGA Architectures to Enable Concurrent LUT and Adder Chain Usage

　　

摘要AI 摘要

查看此AI生成的摘要，您必须拥有高级访问权限。

了解更多登录

摘要

摘要

灵活性和可定制性使现场可编程门阵列（FPGA）在任意精度运算密集型工作负载（如稀疏和混合精度DNN推理）中颇具吸引力。然而，在现代逻辑块中，硬件加法器链通常仅由查找表（LUT）输出驱动，这阻止了加法器和LUT在逻辑元件内独立且并发地使用，从而降低了硬件资源利用效率。我们提出了 Double-Duty，一种逻辑块架构，通过为逻辑元件增加四个额外输入来绕过LUT并直接驱动加法器，从而实现LUT与加法器链的解耦。我们在晶体管级对新增电路进行建模，并在开源工具中实现了完整的CAD支持，包括改进的算术综合，以提供现实的基线。在类Stratix-10架构上，Double-Duty在Kratos加法器密集型电路上将面积减少了21.6%，在Koios和VTR套件上分别减少了9.3%和8.2%，在所有基准测试中将平均面积-时延积改善了9.7%，对关键路径时延影响极小。此外，我们将Double-Duty与先前的面向算术的优化架构相结合，融合设计在多个基准测试的几何平均中相比基线实现了高达20%的面积-时延积减少。

AI 摘要

AI生成的摘要（实验性）

此摘要由自动化工具生成，未经文章作者撰写或审核。它旨在支持检索发现，帮助读者评估相关性，并协助来自相邻研究领域的读者理解该工作。它旨在补充作者提供的摘要，后者仍是论文的主要摘要。完整文章仍是权威的正式版本。点击此处了解更多。

点击此处评论此摘要的准确性、清晰度和实用性。这样做将有助于改进和未来的重新生成版本。

查看此AI生成的通俗易懂摘要，您必须拥有高级访问权限。