面向低硅面积流水线二值神经网络的交织式6T-11T CMOS存内计算电路设计与实验验证

《IEEE Open Journal of Circuits and Systems》：A 6T–11T In-Memory Computing Architecture for Near-Sensor Pipelined Binary Neural Network

　　

摘要：

本文介绍了一种专为低硅面积流水线二值神经网络设计的交织式6T-11T CMOS存内计算电路的制造与实验验证。该电路采用权重驻留架构，输入激活值顺序存储于6T SRAM列中，而11T单元保留卷积权重并执行基于二值XNOR的乘累加运算，自然地与CMOS图像传感器的列并行读出拓扑结构相契合。该电路采用180纳米标准CMOS工艺制造，并完成了实验表征。针对二值卷积层的测量结果表明，电路可在1 MHz频率下工作，辅助仿真能效达到18.53 TOPS/W。交织式组织结构将流式卷积所需的行缓冲功能嵌入存内计算阵列本身，使图像行在从传感器读出的同时即可被处理。