在FPGA上利用成本函数实现的高效硬件可扩展概率电路

《IEEE Transactions on Emerging Topics in Computational Intelligence》：Hardware-Efficient Scalable Probabilistic Circuits Utilizing Cost Functions on FPGA

　　

基于可逆逻辑的概率计算利用p位来构建能够双向操作的电路。本文介绍了一种利用成本函数生成可逆逻辑电路权重矩阵的新方法。该设计框架涵盖了从成本函数公式化到基于FPGA的硬件实现的整个过程。通过从成本函数衍生出的约束条件，构建的权重矩阵可以扩展到更高位的电路。通过展示硬件实现结果（包括综合和仿真结果），验证了所提出电路的功能性和效率。关键功能如ReLU、多数表决器、多路复用器、解码器、平均函数和比特计数都使用了最少的p位实现，且无需中间p位，从而实现了低图形密度。所提出的10位ReLU实现仅使用了20个p位，使得非零矩阵元素减少了52%，图形密度降低了60%。权重矩阵经过优化，减少了非零元素的数量，从而降低了FPGA上LUT和触发器的资源使用量。系统行为由逆温度参数β控制，该参数决定了探索与收敛之间的权衡。中间值(0.3≤β≤0.7)实现了探索与收敛之间的最佳平衡。XOR功能是通过神经网络实现的，在前向和可逆模式下系统都能高精度地收敛到正确输出。特别是，ReLU的FPGA实现使用了1,493个LUT和180个触发器，使得LUT的使用量减少了35%，触发器的数量减少了68%。与其他方法相比，所提出的基于成本函数的可逆电路消耗更少的资源，并具有n位实现的可扩展性。