基于关键路径建模的纳米技术节点BEOL互连瓶颈分析方法

《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》：Critical Path Modeling: Unraveling R/C Impact on Block-level Performance in Advanced CMOS Technologies

　　

摘要：

埃米时代的技术节点面临着缩放限制，这加剧了原本就严峻的技术约束。技术助推器和创新材料可能有助于缩小差距，但它们伴随着昂贵的集成方案。一个关键挑战是确定后端（BEOL）的实际影响，更具体地说，是识别哪个 BEOL 层限制了当前或未来技术节点的性能目标。识别主要瓶颈对于指引技术研究朝着正确方向发展至关重要。本文介绍了关键路径建模（CPM），这是一种分析方法，用于评估电阻（R）和电容（C）对物理实现数字设计的模块级性能的影响。通过详细的网络拓扑计算 Elmore 延迟，以评估互连 R 和 C 以及引脚电容对互连延迟的影响。通过线性化表征单元时序的非线性延迟模型来评估对单元延迟的影响。CPM 结果源自多种数字设计的物理实现，涵盖 1.5 万至 250 万逻辑单元，针对 imec 的 N2、A14 和 A7 技术节点的多个优化目标。与经典静态时序分析（STA）灵敏度分析相比，设计 - 技术协同优化（DTCO）循环至少加速了 12 倍，精度损失小于 0.7%。