采用级联晶体管方法直接分析与降低45纳米栅极间距n型和p型纳米片晶体管的接触电阻以提升性能

《IEEE Journal of the Electron Devices Society》：Direct analysis and reduction of access resistance for performance improvement in 45 nm gate pitch n- and p-NSFET using cascaded transistors methodology

　　在本工作中，我们基于级联晶体管方法研究了45 nm栅极间距n型和p型纳米片场效应晶体管（Nanosheet-FET）器件中的接触电阻分量。我们成功将与栅极控制的沟道电阻从固定的接触电阻分量（接触电阻和源/漏电阻）中分离出来。我们分析了多种退火工艺对源/漏电阻、沟道电阻和接触电阻的影响，并揭示了Si:P、SiGe:B以及超低温SiGe:B外延的不同行为，从而确定了最小化接触电阻并提升器件性能的最佳工艺条件。我们测定了n型和p型NSFET器件内部的接触电阻率，并将其与采用大尺寸传统传输线模型及圆形TLM测试结构所获得的数值进行了对比。最后，我们提出了一种简化的级联测试结构，可实现针对实际缩放接触结构的短环路接触电阻分析。