一种具有高静态噪声裕度且采用电路-版图协同加固以实现多单元翻转自恢复的 SRAM 存储单元

《Integration》：A high-SNM SRAM cell with circuit-layout co-hardening for MNU self-recovery

　　

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  提出了一种布局与电路协同加固的SRAM单元（SS-16T），具有完整的MNU自恢复能力。
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  读写解耦控制消除了读干扰，相比6T单元实现了3.7倍的RSNM和1.6倍的WM。
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  采用源极隔离的叠置上拉网络抑制了正脉冲瞬态效应并降低了静态功耗。
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  SS-16T SRAM单元能够耐受LET高达50 MeV cm²/mg的重离子撞击所引起的SEU。
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  在SNM、写入延迟和MNU容忍度方面优于最先进的抗辐射SRAM单元。

引言

太空环境中充斥着高能带电粒子，包括质子、中子和重离子。当这些粒子轰击半导体器件和集成电路时，会通过电离沉积电荷，从而引发辐射效应，导致器件性能退化或功能失效 [1], [2]。单粒子效应（SEE）已成为卫星、航空电子和生物医疗设备等关键系统正常运行中的主要可靠性隐患 [3], [4]。

当辐射粒子撞击存储单元中的敏感节点，且沉积电荷超过临界电荷（Qcrit）时，存储的逻辑状态会发生翻转，即单粒子翻转（SEU）[5]。SRAM由于密度高、节点电容小且缺乏屏蔽机制，特别容易受到软错误的影响 [6]。工艺缩放虽然提高了集成度、性能并降低了功耗，但同时带来的供电电压和节点电容的降低使临界电荷减小，进一步加剧了SRAM对SEU的脆弱性 [7]。因此，有效的SRAM单元抗辐射设计已成为高可靠性应用的迫切需求。

基于设计的抗辐射加固（RHBD）技术利用商用标准工艺线来加固存储单元，提供了一种经济高效的解决方案 [8], [9], [10]。过去数十年间，已提出大量抗辐射SRAM单元，根据其加固策略可大致分为两类。第一类通过切断反馈回路来阻断单粒子瞬态脉冲的传播路径，从而防止其影响单元的存储状态，以此保护存储数据，例如11T [11]、13T [12]、RHD11T [13]和RATF [14]。然而，这些单元需要额外的刷新电路，且当刷新信号有效时仍易受SEU影响。此外，大多数此类抗辐射单元采用单端读出架构，导致写入访问时间（WAT）较长，并可能引发写"1"失败的问题 [15]。

第二类依赖存储节点与冗余节点之间的反馈关系，如DICE [16]和Quatro [17]所示。当某一节点受到撞击时，其电压偏差会通过晶体管被相邻未受影响节点拉回，形成有益的反馈恢复机制。这些单元通常采用差分读出方式，具有更优的噪声免疫能力和读可靠性。此外，众多研究利用单粒子电荷收集机制来抑制SEU，例如S8P8 [18]、RT20T [19]、SAR14T [20]、SAR14T [21]、SRRH-14T [22]和HRLP16T [23]。由于辐射产生的电流从反向偏置结的N型扩散区流向P型扩散区，因此粒子撞击PMOS晶体管会产生正瞬态脉冲（抬升漏极电位），而撞击NMOS晶体管则产生负瞬态脉冲（降低漏极电位）[24], [25]。因此，如果存储节点或冗余节点周围仅由同类型的晶体管包围，该节点只会经历固定方向的瞬态脉冲。然而，此类设计往往在上拉网络中引入NMOS晶体管或在下拉网络中引入PMOS晶体管，导致节点出现弱"0"或弱"1"状态，从而SNM较低。

随着工艺节点进入纳米级，电离粒子产生的电荷云往往跨越多个相邻器件，导致单事件电荷共享（SECS）和潜在的多节点翻转（MNU）[26], [27]。MNU威胁到传统基于空间冗余的加固技术（如DICE结构）的有效性，甚至可能导致软错误率（SER）升高而非降低 [28], [29]。在MNU方面，现有的抗辐射SRAM单元存在显著局限性：它们要么仅提供部分保护，留下残余敏感节点，无法实现完全容错；要么采用极其复杂的结构，所需晶体管数量超过传统6T SRAM单元的三倍，带来巨大的面积开销。此外，这些单元的SNM退化、噪声免疫性差且延迟增加。因此，迫切需要一种能够同时满足MNU容忍要求，并保持优异SNM、延迟、功耗等核心性能指标的SRAM单元结构。

本文提出了一种SRAM单元的抗辐射加固技术。通过将双模块冗余（DMR）与布局级技术相结合，开发出一种具有高SNM且能容忍MNU的SRAM单元。该设计采用具有叠置PMOS晶体管的分裂输入反相器来建立内部反馈回路。这种配置具有两大主要优势。首先，叠置结构限制了亚阈值泄漏电流，从而降低了静态功耗。其次，它便于实现布局级加固：通过引入源极隔离技术，有效抑制了寄生双极结晶体管的形成。因此，粒子撞击引起的正瞬态脉冲得到显著抑制。为评估所提出SRAM单元的抗辐射能力，在65 nm CMOS工艺下进行了3D TCAD混合模式仿真，模拟了正常入射和斜入射条件下LET高达50 MeV cm2/mg的重离子撞击。最后，对所提出的SRAM单元与最先进的抗辐射SRAM单元进行了全面的性能对比，对比结果表明所提出的单元在SNM、MNU容忍度和整体性能方面具有显著优势。

本文的组织结构如下。第2节介绍了一种SRAM单元的抗辐射加固技术，并基于分裂输入反相器提出了（分裂叠置）SS-16T SRAM单元。第3节阐述SS-16T单元的抗辐射机理及其布局设计。第4节通过仿真验证所提出的SS-16T单元的正常操作和SEU容忍能力。第5节对SS-16T单元与现有最先进的抗辐射SRAM单元进行全面的对比分析。第6节为结论。

章节摘要

SRAM单元的通用抗辐射加固技术

传统的6T SRAM单元使用一对交叉耦合反相器存储数据，如图1所示。由于读写操作共用同一对访问晶体管（ATL和ATR），读取稳定性与写入能力之间存在固有的权衡关系，不可避免地引入了读写设计冲突。此外，在读写操作期间，SRAM单元的内部反馈回路仍处于激活状态。因此，上拉晶体管（P1,

SEU分析

当单元存储逻辑"0"（Q1=Q2=0，Q1B=Q2B=1）时，晶体管状态如图6所示。潜在SEU的分析如下。

（1）撞击P6漏极：Q2从"0"翻转为"1"，导致P3/P7关断。Q1B和Q2B进入高阻态，但暂时由寄生电容维持。由于Q2的下拉晶体管N3仍处于导通状态，Q2被拉回"0"，使P3/P7重新导通。这重新建立了Q1B和Q2B的上拉通路，使其脱离高阻态

仿真结果

采用最小栅长为60 nm的65 nm商用CMOS工艺，使用SPICE验证了读写操作和SEU行为。随后通过混合模式TCAD仿真评估布局与电路协同加固后的MNU容忍度和软错误自恢复能力。RATL和RATR采用最小允许宽度，下拉晶体管N3和N4采用最小宽度的3.2$\times$倍。WATL和WATR的尺寸为最小宽度的2$\times$倍以降低PR。所有其他晶体管均采用最小尺寸

对比分析与讨论

所提出的SS-16T SRAM单元采用65 nm CMOS工艺在1.2 V电压下实现。为全面评估其整体性能，将其与一系列具有代表性的抗辐射SRAM单元进行基准对比，包括DICE-12T [16]、Quatro-10T [17]、NS-10T [39]、PS-10T [39]、RHMC-12T [30]、RHD-12T [29]、QUCCE-10T [40]、RSP-14T [37]、RH-14T [35]、SEA14T [20]、S8P8N [18]、SHRCO [41]和RT-20T [19]。对比结果汇总于表3，所有对比参数为

结论

本文提出了一种SRAM单元的抗辐射加固技术，由此实现了具有高SNM和SEU容忍度的SS-16T单元。该单元采用读写解耦设计，有效消除了对存储节点的读干扰。在商用65 nm工艺中实现，其RSNM达到传统6T SRAM单元的3.7$\times$倍，WM达到传统单元的1.6$\times$倍。通过利用分裂输入反相器的瞬态脉冲阻断特性，它引入了

利益冲突声明

作者声明不存在已知的可能影响本文所述工作的竞争性经济利益或个人关系。

致谢

本工作由黑龙江省普通高等院科学基金重点项目（2024-KYYWF-0102）和黑龙江省自然科学基金（PL2024F034）资助。

李宏辰|赵晓峰|李杰|李明雪