一种具有区域高效性、可综合实现的逆变器-延迟环数字转换器，具备提升的线性度

《IEEE Transactions on Circuits and Systems I: Regular Papers》：An Area-Efficient Synthesizable Inverter-Delay-Ring Time-to-Digital Converter With Enhanced Linearity

　　

摘要：

本文介绍了一种可完全合成、经过面积优化的时序-数字转换器（TDC），其线性度得到了提升。该转换器的架构采用基于循环逆器的延迟线（环形结构），并通过两个交替的周期计数器进行采样。这种紧凑的延迟线结构降低了硬件成本，并实现了高效的数字后处理。通过插入可选的虚拟逆器电容负载，进一步增强了延迟线的线性度。为了估算逆器传播延迟，提出了一种简单的校准方法。这款采用180纳米CMOS工艺制造的TDC原型占用面积为4500平方微米（μm2），在1.8伏电压和室温下工作时平均功耗为2.7毫瓦（mW）。它能够在3.2纳秒的全量程内实现52皮秒（ps）的分辨率，最大失调线性度（DNL/INL）为0.38/0.7 lut（最低有效位），单次测量的精度高达16皮秒或0.31 lut。由于该架构复杂性低、工艺性能优异（PPA）以及实现方式基于标准单元自动化，非常适用于需要多个数字时序通道的应用场景。