用于 Verilog 代码生成的大语言模型：文献综述与未来展望

《ACM Computing Surveys》：Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead

　　

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代码生成代表了软件工程（SE）和人工智能（AI）的一个关键交叉点。在这一更广泛的领域中，作为硬件描述语言（HDL）代表的 Verilog 是电子设计自动化（EDA）的基础，最近的研究越来越专注于利用大语言模型（LLMs）来自动化 Verilog 代码生成，特别是在寄存器传输级（RTL）设计方面。尽管兴趣日益增长，但该领域的全面综述仍然缺失。本综述通过提供基于 LLM 的 Verilog 代码生成的系统性文献综述来弥补这一差距，分析了来自 SE、AI 和 EDA 领域的 102 篇论文（70 篇已发表和 32 篇高质量预印本）。我们将分析围绕四个关键研究问题构建：(1) 确定所使用的 LLM，(2) 检查评估数据集和指标，(3) 对生成技术进行分类，(4) 分析对齐方法。此外，我们综合研究发现，以识别当前研究在有效性和集成性方面的关键局限。最后，我们概述了一条路线图，强调了未来在 LLM 辅助硬件设计研究中的潜在机会。

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