边缘FPGA上微秒级延迟全片上限价订单簿预测：一种轻量级INT8一维卷积神经网络软硬件协同设计

《IEEE Access》：Microsecond-Latency, Fully On-Chip Limit Order Book Prediction on an Edge FPGA: A Lightweight INT8 1D-CNN Hardware–Software Co-Design

　　高频交易需要微秒级的确定性推理，而易产生抖动的一般用途处理器无法胜任，但用于实时限价订单簿（LOB）预测的全片上边缘FPGA预测器仍研究不足。本文提出一种硬件-软件协同设计，将轻量级残差1D-CNN映射到单个独立边缘FPGA上，用于LOB价格变动预测。在144维的FI-2010数据集上，模型参数为86,211，在锚定部署折（CF_9）上达到Macro-F1为0.8509。8比特量化感知训练管线结合逐通道输入权重折叠，将模型压缩3.38倍以实现全片上推理，Macro-F1仅下降1.78个百分点（降至0.8331），而训练后量化则下降11.69个百分点；系统性位宽研究确定INT8为帕累托最优工作点。该模型在Xilinx Kintex UltraScale KU040上完成综合、布局和布线，全展开的延迟优化架构实现了确定性的57 μs片上推理核心延迟，运行间抖动为零，直接测量的整板功耗为3.11W。板载执行在所有31,828个测试日样本上与PyTorch INT8参考实现逐比特一致，准确率为83.12%（95% Wilson区间：82.71–83.53%）。对于单样本推理（高频交易的标准运行模式），与NVIDIA RTX 5070笔记本GPU（实测功耗12.39W）相比，延迟降低5.98–10.44倍，能效提升23.8–41.6倍，该范围涵盖优化的和eager的FP32执行栈。验证工件可在 https://github.com/siyuan-liu-research/LOB-FPGA 获取，完整代码和模型权重将在论文接收后发布。