量子点细胞自动机（QCA）基二进制编码十进制（BCD）加法器电路面向高能效6G纳米级计算系统的设计与性能分析

《Technologies》：Design and Performance Analysis of QCA-Based BCD Adder Circuits for Energy-Efficient 6G Nanoscale Computing Systems

　　

第六代（6G）通信技术预计将支持极低时延服务、海量设备连接、边缘智能及更复杂数据的实时处理。然而，采用传统技术满足这些需求具有挑战性，因为晶体管持续微缩会带来漏电流增加、功率密度上升、发热及制造复杂度提高。新兴纳米级计算技术特别是量子点细胞自动机（quantum-dot cellular automata，QCA）通过相邻细胞间电子相互作用而非传统电流驱动开关来处理二进制信息，提供了有前景的替代方案。研究人员设计多种QCA基算术与逻辑电路，包括容错全加器（fault-tolerant full adder，FA）、4位与8位纹波进位加法器（ripple-carry adder，RCA）以及二进制编码十进制（binary-coded decimal，BCD）加法器架构。所提BCD加法器执行二进制加法，并在中间结果大于9或产生进位时启动十进制校正阶段。电路结构经优化以降低细胞数、占用面积、传播延迟与能量耗散，同时维持可靠信号传输。结果表明，所提QCA算术电路可作为未来6G边缘设备、纳米级处理器与通信系统中紧凑且高能效的计算组件。

研究背景方面，第六代（6G）无线通信技术有望以超高数据速率、低时延、海量机器类通信、协同感知和边缘泛在人工智能（AI）变革未来数字基础设施，但传统晶体管微缩正逼近物理与技术极限，漏电流、高功耗、散热、制造复杂度和纳米范围器件不可靠性问题突出。因此，替代性纳米计算范式受到关注，其中量子点细胞自动机（quantum-dot cellular automata，QCA）凭借相邻量子细胞间库仑相互作用实现极低功耗、高封装密度与超快信息传输，成为有力候选。现有QCA基二进制编码十进制（binary-coded decimal，BCD）加法器常存在细胞数多、面积大、时钟时延高、结构复杂和能量耗散大等问题，难以满足6G能量受限纳米计算架构需求，故研究人员开展面向6G的优化QCA算术电路研究。该论文发表在《Technologies》。

关键技术方法上，研究人员以QCA基本细胞与三输入多数门（majority gate）为基石，将Zhang、Walus提出的常规QCA全加器中的常规多数门替换为Ahmadpour、Mosleh提出的容错多数门，构建容错全加器（FA）；通过级联容错FA形成4位与8位纹波进位加法器（RCA）；依据Gassoumi、Touil的标准BCD校正算法，用两个4位RCA加十进制校正逻辑构成BCD加法器，当中间和大于1001₂或进位为1时加0110₂校正；功能验证采用QCADesigner 2.0.3，能量耗散评估采用QCADesigner-E，并使用双稳态近似（Bistable Approximation）与相干矢量（Coherence Vector）引擎及规定时钟能量参数。

研究结果如下。

fundamentals of QCA（QCA基础）：QCA细胞由正方形四角四个量子点及两个可移动电子构成，稳定极化态P=+1与P=-1分别对应逻辑1与0；三输入多数门可通过固定一输入为0或1充当与门或或门，是加法器、乘法器、算术逻辑单元和BCD加法器等算术电路的基础。研究人员指出QCA仍面临面积、细胞数、延迟、能量与可靠传输问题，且当前多为仿真而非大规模制备。

related work（相关工作）：Telagam、Ajitha用优化进位流加法器（CFA）Type-II与2:1多路复用器实现并行BCD，时延2.75时钟周期但少析功耗与容错；Arulkarthick、Rathinaswamy用3输入与5输入多数门降多数门数量，Verilog/HDL与Model Sim验证、Xilinx析延迟，降9.84%延迟并减交叉；Ramesh、Jagadeep用高效RCA降面积与细胞数但仅仿真、纹波进位难扩展；Gassoumi、Touil给可行时钟方案，QCAPro算得功耗2.788×10^?5 mW，但未细述容错与扩展性。研究人员总结已有工作多优化单一指标，缺可扩展、容错、时钟与能效系统考量。

framework for 6G nanoscale computing systems（6G纳米计算系统框架）：框架含容错FA、4位RCA、8位RCA与BCD加法器，先二进制加得中间和与进位，校正逻辑在超9或有进位时自动加0110₂得合法BCD。FA基于Zhang、Walus结构改容错多数门；4位RCA含907细胞、2.29 μm²、4.25时钟相位；8位RCA含2128细胞、9.23 μm²、8.25时钟相位；BCD加法器含2849细胞、6.19 μm²，由两4位RCA加校正块组成。研究人员强调这些是模块化优化算术组件，非独立6G系统，实际集成还需时钟、同步、互连与接口机制。

simulation results（仿真结果）：在QCADesigner与QCADesigner-E中，容错FA对全部输入产生正确和与进位；性能比较显示所提FA细胞数与时钟时延较文献下降且面积相当，4位RCA比文献降26.09%时钟时延与27.21%细胞数，8位RCA比文献降55.64%细胞数与65.97%时钟时延，BCD加法器细胞数与时延低于对照但面积略大，属多目标折中。能量上FA平均4.72×10^?3 eV、总5.20×10^?2 eV最低；4位RCA平均2.54×10^?2 eV、总2.79×10^?1 eV；8位RCA平均5.60×10^?2 eV、总6.16×10^?1 eV；BCD加法器平均1.30×10^?1 eV、总1.43 eV。物理证明中，FA区域电子重分布呈现两种稳定极化态，kink-energy证明态稳定；单细胞遗漏容错率72.22%，双细胞遗漏44.44%，高于部分已有设计。

讨论与结论翻译：研究人员设计并仿真了面向未来6G纳米计算系统的容错FA、4位RCA、8位RCA与BCD加法器；所提BCD加法器具紧凑硬件与有效十进制校正机制。仿真表明架构在细胞数与时钟时延上优于部分已有QCA设计，但非全指标同时最优。容错FA细胞数降4.68%、时钟时延降37.50%；4位RCA细胞数降27.20%、时钟时延降26.08%；8位RCA细胞数降55.64%、时钟时延降65.97%。研究局限为未物理制备与实验测量，仅用QCADesigner与QCADesigner-E仿真，实际存在纳米制造精度、细胞位移、缺陷、时钟可靠性、热效应与工艺涨落等风险。未来工作将扩展至多位数BCD加法器、超前进位与并行前缀加法器、十进制算术单元与完整算术逻辑单元，并开展实验制备、缺陷与系统级集成研究。总体而言，该研究为未来纳米计算与6G应用中的紧凑低功耗QCA算术电路提供了基于仿真的开发基础。