一种采用RC缓冲电路的并联MOSFET逆变器关断损耗设计优化方法

《Energies》：A Method for Optimizing Turn-Off Losses Design in Parallel MOSFETs Inverter with RC Snubber Circuits

　　

在低电压大电流逆变器中，由于关断过程中寄生电感的影响，电压尖峰尤为严重。电阻-电容（resistor-capacitor, RC）缓冲电路通常与开关器件并联，以抑制过大的电压过冲。然而，缓冲电路不可避免地引入额外的功率损耗，使得缓冲参数的选取对于实现低损耗运行至关重要。本文首先分析了RC缓冲电路的电压尖峰抑制机理；然后，综合考虑MOSFET关断损耗、RC缓冲损耗以及直流（DC）母线寄生电感相关的损耗，建立了一个全面的关断损耗模型。基于所提模型，研究了缓冲电容对总关断损耗的影响。结果表明，存在一个最优电容值，使总开关损耗最小化。最后，给出了仿真和实验结果，验证了所提损耗模型的有效性，并证明了优化后的缓冲电容在最小化逆变器关断损耗方面的有效性。

采用RC缓冲电路的并联MOSFET逆变器关断损耗设计优化方法解读

一、研究背景与问题

低电压、大电流逆变器中，并联MOSFET（金属-氧化物半导体场效应晶体管）广泛用于降低导通损耗、提高功率密度。然而，受器件封装、PCB布局及母排结构限制，功率回路寄生电感难以进一步减小。随着开关频率升高，开关暂态过程中的大电流变化率（di/dt）与寄生电感相互作用，导致MOSFET关断时产生严重电压尖峰，降低器件电压裕量、增加开关损耗，进而降低逆变器效率。为抑制电压尖峰，工程上常将RC（电阻-电容）缓冲电路与桥臂并联，利用其低阻抗旁路吸收母线寄生电感存储的暂态能量。但是，缓冲电容在每个开关周期内反复充放电，导致部分高频振荡能量经缓冲电阻耗散，产生附加损耗。因此，RC参数选取需在电压尖峰抑制与功率损耗之间权衡。现有研究多集中于MOSFET开关能量或缓冲电路自身损耗，未将直流母线寄生电感在关断过程中的暂态能量损耗纳入优化。为此，该研究提出一种综合考虑MOSFET关断损耗、RC缓冲损耗和直流母线寄生电感损耗的总关断损耗优化方法。

二、研究内容与结论

研究人员首先建立并联MOSFET配置下RC缓冲电路的简化分析模型，阐明关断电压尖峰产生机理与抑制效果。进而建立包含MOSFET关断损耗、RC缓冲损耗及母线寄生电感损耗的综合损耗模型，并以缓冲电容为优化变量，推导出使总开关损耗最小的最优电容表达式。理论计算、LTspice仿真和双脉冲实验均表明，总关断损耗随缓冲电容增大先减小后增大，存在一个最优电容值。在母线电压56 V、总电流180 A、关断时间70 ns、母线寄生电感15 nH、MOSFET输出电容6000 pF条件下，理论最优电容为23.2 nF，仿真与实验最优均为30 nF。该研究为低电压大电流逆变器的缓冲电容选取和低损耗设计提供了有效依据。论文发表在《Energies》。

三、主要关键技术方法

该研究采用理论建模、仿真与实验相结合的方法。首先，对并联MOSFET电路进行简化，将MOSFET寄生电容与缓冲电容合并为等效电容，建立关断电压尖峰解析模型；其次，建立包含MOSFET、RC缓冲网络和直流母线寄生电感的总关断损耗模型，通过求导获得最优电容表达式；然后，利用LTspice进行参数扫描仿真，MOSFET SPICE模型取自英飞凌官方数据库（IPP030N10N3），栅极驱动二极管采用1N4148模型；最后，搭建基于STM32F407VGT6控制器的双脉冲测试平台，采用六颗同批次Infineon IPP030N10N3 MOSFET进行实验验证，并通过关断瞬态波形测量母线寄生电感。

四、研究结果

2.1 简化分析模型建立

研究人员将三个并联MOSFET视为同步关断，将栅-漏电容C_gd和漏-源电容C_ds等效，并与输出电容C_oss及缓冲电容C_s合并为等效电容C_eq，为后续瞬态分析奠定基础。

2.2 关断电压尖峰分析

基于等效电容与母线寄生电感L_dc构成的谐振网络，推导了谐振能量转换和电感感应电动势两种电压尖峰机理共同作用下的总尖峰表达式V_ds,peak。结果表明，关断时间越短、缓冲电容越小，尖峰越严重；增大缓冲电容可有效抑制尖峰，但会引入额外损耗，因此需要优化电容值。

3.1 包含MOSFET、RC缓冲和母线电感效应的总关断损耗建模

建立了总开关损耗P_sw表达式，分离出与C_s相关的损耗项，并通过求导得到最优缓冲电容C_s,opt的解析式。在给定参数下，理论最优值为23.2 nF，且P_sw随C_s呈U形变化。

3.2 仿真验证

利用LTspice对C_s从10 nF到150 nF进行参数扫描。仿真显示，增大C_s时，MOSFET固有关断损耗减小，而RC缓冲电路损耗增大，寄生电感损耗减小；总损耗在C_s=30 nF时最小。该趋势与理论预测一致，验证了模型的有效性。

4.1 实验平台

搭建了双脉冲测试实验平台，母线电容30 μF，负载电感25 nH，等效串联电阻1 mΩ，待测器件为六颗同批次Infineon IPP030N10N3 MOSFET，控制核心为STM32F407VGT6。

4.2 母线寄生电感测量

通过双脉冲测试捕获关断瞬态V_ds和I_d波形，根据电感电压关系ΔV=L·di/dt计算得到母线寄生电感L_dc为15 nH，该值用于理论计算与仿真设置。

4.3 RC缓冲电路抑制电压尖峰的有效性

实验扫描C_s从10 nF到100 nF，测得峰值电压尖峰V_ds,peak随C_s增大而衰减，与仿真趋势一致，验证了缓冲电路的抑制效果。

4.4 总关断损耗测量

通过积分关断瞬态V_ds·I_d波形得到固有关断损耗，并计算剩余电路损耗。实验表明，固有关断损耗随C_s增大单调下降，剩余损耗上升，总损耗呈U形，在C_s=30 nF时最小。三种方法得到的最优电容略有偏差，但总体趋势一致。

五、讨论与结论

讨论部分指出，实际PCB布局会引入走线电感和杂散电容等额外寄生参数，影响高频开关瞬态并放大电压尖峰；当前研究主要关注主导性的母线寄生电感，未来需将精细PCB寄生参数提取纳入损耗优化框架，以进一步提升高功率密度逆变器设计的可靠性与效率。

研究结论可翻译为：本文提出了一种用于低电压、大电流逆变器中带RC缓冲电路的并联MOSFET总关断损耗优化方法。通过考虑MOSFET关断损耗、RC缓冲损耗和母线寄生电感损耗，建立了综合损耗模型，并阐明了缓冲电容对总关断损耗的影响。理论分析、仿真和实验结果表明，总关断损耗随缓冲电容增大先减小后增大，表明存在最优电容值。在母线寄生电感为15 nH的测试条件下，当缓冲电容约为30 nF时，关断能量最小。所提模型为缓冲电容选取和低损耗逆变器设计提供了有效依据。