用于DDR4时序校准的具有多PVT码空优化的分段式粗-细数字延迟线

《Integration》：A segmented coarse–fine digital delay line with multi-PVT code-space optimization for DDR4 timing calibration

　　## 摘要- 一种分段式粗调-细调数字延迟线（DDL），采用有意重叠设计和512个物理状态。- 固定的397级码本在27种工艺-电压-温度（PVT）条件下实现了0.996-LSB的微分非线性（DNL）和0.945-LSB的积分非线性（INL）。- 同一码本在电阻-电感-电容（RLC）扰动、dummy电路切换和Monte Carlo失配条件下均保持单调性。---## 引言现场可编程逻辑门阵列（FPGA）凭借其可重构性和并行处理能力，被广泛应用于数据密集型计算和通信系统[1, 2]。双数据速率（DDR）存储器通常被部署在这些系统中以提供高带宽数据传输[3]。DDR接口采用源同步时序，要求数据选通信号必须与相关数据窗口精确对齐。随着数据速率的提高和单位间隔的减小，时钟分布失配、通道偏差以及PVT引起的时序漂移会消耗越来越大比例的建立时间和保持时间余量[4, 5]。因此，细粒度的可编程延迟调整对于DDR时序校准至关重要。数字延迟线（DDL）提供数字可控的延迟状态以实现时钟和数据对齐。其主要要求包括足够的延迟范围、精细的延迟粒度、单调的代码-延迟行为以及有限的微分和积分非线性[6, 7]。然而，器件失配、布局相关寄生效应和PVT变化会扰动单个单元格的延迟，导致相邻物理控制状态之间的增量不均匀。在分段式粗调-细调DDL中，粗调步进大小与细调范围之间的关系还可能进一步恶化分段转换附近的步进均匀性[6, 8]。商用FPGA存储器PHY包含固化的延迟资源和补偿电路，但用户通常无法访问其物理延迟状态或逐代码数据以进行自定义表征和重映射[9, 10]。学术界的DDL使用专用延迟单元、粗调-细调、反馈或测量的延迟数据来改善单调性和分辨率[6, 7, 11]。然而，大多数现有校准方法仅针对单一器件或单一工作条件。很少有研究考虑一种跨多种PVT条件有效的固定逻辑-物理映射，且仅需少量FPGA逻辑资源。本工作中，我们设计了一种9位分段式粗调-细调DDL，作为16纳米FinFET硬化宏单元嵌入FPGA中。该DDL具有512个物理状态，但我们并不假设这些状态形成均匀间隔的逻辑级别。相反，我们将完整的物理控制空间用作一个过完备码本。我们联合处理27种PVT条件下的布局后延迟数据，构建一个包含397个条目的逻辑-物理查找表（LUT）。该映射牺牲了部分物理代码密度以改善所测试条件下的延迟线性度。旁路模式仍然允许直接访问所有512个物理状态，以应对需要更高代码密度的场景。随后，我们在RLC供电扰动、dummy电路切换和仅失配Monte Carlo变化条件下测试了同一固定映射，且未针对这些测试重新生成LUT。本工作的主要贡献总结如下：1. 我们开发了一种面向FPGA的分段式粗调-细调DDL。延迟路径、解码器、可编程延迟（PD）和有限状态机（FSM）校准逻辑构成了专用的DDL子系统。只有额外的逻辑-物理映射器使用通用FPGA可编程逻辑。用户可在配置阶段选择原始模式或重映射模式，从而访问所有512个物理状态或优化的逻辑延迟序列。2. 我们提出了一种多条件码空间优化方法，并据此从27组布局后PVT数据集构建一个映射。我们测试了350至500之间的码本大小，选择搜索过程找到的最大合规码本——一个397条目的LUT。该设计不针对不同条件切换码本。3. 我们使用27条件优化数据集验证了该固定映射。还将其在不重新生成LUT的情况下应用于独立的RLC、dummy切换和Monte Carlo失配数据集。最后，我们分析了其FPGA资源开销和功耗特性，用于DDR4时序校准。本文其余部分组织如下。第2节回顾了商用FPGA延迟资源、可编程DDL和延迟代码线性化方法。第3节描述了所提出的DDL、其两种工作模式以及码空间优化方法。第4节呈现了布局后PVT、扰动、失配、功耗和实现结果。第5节给出结论。---## 章节摘要### 商用FPGA延迟调节原语商用FPGA将延迟调节资源集成到固化的存储器PHY和DDR IP中。Intel UniPHY和外部存储器接口（EMIF）IP执行读写校准、DQ/DQS居中和延迟时间调节[12, 13]。Xilinx 7系列存储器接口生成器（MIG）类似地使用PHASER_IN和PHASER_OUT模块在DDR3训练期间进行相位和延迟调节[14, 15]，而UltraScale器件则将这些功能整合到图1所示的基于BITSLICE的原生PHY中。### 所提出的设计本节从三个层面介绍所提出的DDL：系统级校准和模式控制架构、物理粗调-细调延迟电路及其码空间、以及多条件码空间优化。延迟路径、解码器、PD和FSM是专用DDL校准子系统的组成部分，与DDR控制器IP接口交互，不占用通用FPGA逻辑资源。额外的逻辑-物理映射器在FPGA可编程逻辑中实现。### 布局后仿真设置与评估指标嵌入式FPGA硬化DDL宏单元采用16纳米FinFET工艺实现，使用相应标准单元库的器件模型。布局后视图如图5所示。该布局占用31.595 μm × 30.99 μm的有源区域，对应979.129 μm2。该面积包括粗调和细调延迟线、解码器以及布局中使用的若干dummy单元。不包含PD、FSM、外部DDR控制器IP或可编程逻辑映射器。寄生效应提取为……### 结论我们设计了一种9位分段式粗调-细调DDL，具有512个单调但间距不均匀的物理状态。我们利用这些状态作为过完备码空间，从27组布局后PVT数据集构建了一个逻辑-物理映射。我们测试了350至500之间的码本大小。397级映射是搜索过程找到的满足最坏情况1-LSB线性度限制的最大码本。在27种优化条件下，该映射保持了2.522–3.460 ns的完整调节范围。---## 利益冲突声明作者声明不存在已知可能影响本文所述工作的竞争性财务利益或个人关系。---**作者：** 郑旭 | 毕王 | 郭坤 | 孙华波 | 张帆 | 翟晓 | 沈牧绅 | 王亦泽 | 陈磊