CLT-PFD：一种频率独立的锁定机制，采用恒定锁定时间的相位频率检测器，用于高性能锁相环（PLL）的设计空间探索

《Integration》：CLT-PFD: Frequency-Independent Locking with Constant Lock-Time Phase Frequency Detector for Design Space Exploration in High-Performance PLLs

　　

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  CLT-PFD在10 MHz到1 GHz的频率范围内能够保持恒定的100 ns锁定时间。
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  该PFD采用了隐式重置机制，从而最小化了启动和重置延迟。
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  65纳米CMOS布局后的仿真显示，该电路功耗为12 μW，面积为23.5 μm2。
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  经过布局提取后，该PFD的最大工作频率可达5.5 GHz。
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  在所有测试条件下，输出抖动保持在9.5-13.8 fs范围内。

章节摘录

引言

锁相环（PLL）是现代集成电路中的基本构建模块，广泛应用于高速内存接口、移动接收器、数据读写通道和系统时钟分配中[1]、[2]、[3]、[4]、[5]。作为频率合成器的核心组件，PLL能够实现稳定的频率生成，这对于通信系统来说至关重要，尤其是在频率跳变期间，低锁定时间、低功耗和快速启动是确保可靠运行的关键。

相位频率检测器配置

相位检测器是锁相环（PLL）和相干检测系统中的基本电路模块，用于测量参考输入与压控振荡器（VCO）输出之间的相位差。相位频率检测器（PFD）通过比较输入信号的频率来扩展这一功能，产生两个输出信号——UP和DN，其脉冲宽度与测量的相位或频率误差成正比。反馈系统随后使用这些信号进行进一步的处理。

恒定锁定时间PFD结构

如图4所示，所提出的恒定锁定时间PFD仅包含十二个晶体管。该架构包括一个隐式重置路径（IRP，由M5和M10组成）、两个正锁存级（P.L）以及一个OPL级。重置级和正锁存器可以被视为伪OPL元件。为了减轻寄生电容的影响并确保正确的逻辑传输，还加入了缓冲级。晶体管M6、M7、M8、M9、M11和M12在定义相关参数方面起着关键作用。

仿真结果

所提出的CLT PFD采用65纳米TSMC CMOS技术实现并进行了仿真，仿真结果一致性地证明了其相较于传统和改良PFD结构的优越性能。在所有工作模式下，UP/DN不匹配现象可以忽略不计，这证明了设计的固有鲁棒性。这一性能得益于集成在锁存器旁边的高速输出预充电逻辑（OPL），它确保了UP信号保持预充电状态而不会突然被重置。

结论

现代VLSI系统中的时钟分配需要解决功耗、工艺变异性和时序完整性问题。在这种情况下，PLL和频率合成器仍然不可或缺，但在工艺、电压和温度（PVT）变化条件下实现快速锁定时间仍然具有挑战性。本研究表明，PFD的非线性参数——特别是重置延迟和建立延迟——在决定PLL性能方面起着主导作用。通过消除显式重置路径并采用新的设计方法，可以显著提升锁定时间。

利益冲突声明

作者声明以下可能的财务利益或个人关系可能构成利益冲突：

张国庆的报告由浙江宁波宁波理工学院信息科学与工程学院提供。他与该公司存在关联，并拥有相关专利申请。如果还有其他作者，他们声明自己没有已知的财务利益或个人关系可能影响本研究的结果。

致谢

本工作得到了“科技与创新2035 Yongjiang”（重点紧急项目）关键研发计划（项目编号20251ZDYF020574）的支持。

A. Ghaemnia|M.B. Ghaznavi-Ghoushchi|G. Zhang