摘要
互联边缘网络组件的全球扩展亟需保障低功耗计算节点安全的策略。在二元扩展域上执行的密码算法能带来可观的计算优势，因为其无进位运算显著优化了动态功耗。然而，通用硅基架构缺乏专门硬件结构来高效执行这些有限域运算，导致严重的处理吞吐瓶颈。本研究通过引入一种并行化模数乘法器框架来解决这一局限，该框架旨在与现代嵌入式平台的多核执行环境无缝集成。我们提出了一种渐进式乘法器归约（PMR）协议，将密集的计算任务划分为分布式结构线程组。这种架构对齐使得乘法矩阵和空间域归约能够并行执行，在平衡局部负载的同时降低了中间数据缓冲需求。我们提出两种基于列分割和行分割技术的不同拓扑样式，推导出全面的解析公式以精确获取硅面积占用、关键路径延迟和总操作周期数。硬件指标表明，并行PMR设计在优化动态功耗特性方面具有高度竞争力的面积-延迟乘积。这种结构范式为通用边缘硬件提供了一种可扩展且稳健的安全替代方案，在满足严格环境功耗限制的同时确保系统运行稳定性，保护关键工业资产，并支撑新兴宏观经济基础设施。
