p型纳米片FET性能退化机制：源/漏掺杂、应力与内隔离层界面陷阱的作用

《IEEE Transactions on Electron Devices》：Performance Degradation Mechanisms in p-Type Nanosheet FETs: Role of Source/Drain Doping, Stress, and Inner Spacer Interface Traps

　　

通过求解亚带玻尔兹曼输运方程（Subband Boltzmann Transport Equation, SBTE），研究人员研究了具有嵌入式SiGe（embedded SiGe, eSiGe）源/漏（Source/Drain, S/D）的p型纳米片场效应晶体管（Nanosheet FETs, NSFETs）的性能，重点揭示了激进缩放带来的三种不利效应：1）扩展区掺杂不足；2）外延生长前沿合并过程中的应力松弛；3）Si/SiN界面处的界面陷阱密度（Dit）。研究确定了第一外延层（L1）在5×10¹⁹ cm^?3至2×10²⁰ cm^?3之间的最优掺杂窗口，以维持栅控工作。低于该范围时，器件进入注入限制输运机制，此时应力松弛和Dit引起的注入势垒显著放大，导致明显的性能退化。这些结果凸显了L1掺杂优化对于有效应力工程和Dit抑制的关键作用，并强调了非平衡输运建模对于高缩放NSFETs的必要性。

在先进逻辑节点中，纳米片场效应晶体管（Nanosheet FETs, NSFETs）已成为鳍式场效应晶体管（FinFETs）的继任者，可在激进缩放的尺寸下提供改进的静电控制。然而，随着接触栅极间距（Contact Poly Pitch, CPP）持续缩小，源/漏（Source/Drain, S/D）掺杂工程面临严峻挑战：既要通过高掺杂实现低接触电阻，又需避免掺杂扩散导致的短沟道效应（Short-Channel Effects, SCEs）。为此，p型NSFETs通常采用具有多层外延的嵌入式SiGe（embedded SiGe, eSiGe）S/D结构，该结构兼具引入单轴压应力提升空穴迁移率、提供定制硼掺杂分布以及降低肖特基势垒高度的三重作用。其中，靠近沟道扩展区的轻掺杂缓冲层（L1）用于抑制硼外扩散并降低S/D与沟道间的静电耦合，而重掺杂接触层（L2）用于实现低接触电阻。尽管NSFETs与FinFETs共享许多工艺步骤，但激进缩放引入了额外的有害效应。扩展区掺杂不足会在栅控区域之外形成二次势垒，限制载流子注入；内隔离层存在时，外延从纳米片沟道和衬底等多个前沿生长，其合并过程可能引入位错或晶界，导致沟道应力部分松弛；此外，NS结构增大了Si沟道与SiN间隔层之间的界面面积，该界面具有较高的界面陷阱密度（interface trap density, Dit），可引入附加势垒。这些效应在准弹道输运条件下会严重退化器件性能，而传统的漂移-扩散（Drift-Diffusion, DD）模拟假设载流子局部平衡，无法准确捕捉非平衡输运现象。因此，研究人员通过求解亚带玻尔兹曼输运方程（Subband Boltzmann Transport Equation, SBTE），对典型的2纳米节点p型NSFET进行了系统研究。

研究人员采用三维泊松方程-漂移扩散方程-亚带玻尔兹曼输运方程（Poisson-DD-SBTE）自洽求解方法，使用GTS纳米器件模拟器（GTS nanodevice simulator, NDS）进行仿真。整个纳米片作为SBTE域，而S/D外延区和接触区采用DD模型描述。纳米片被分解为垂直于输运方向的切片，在每个切片上求解包含6带k·p哈密顿量的二维薛定谔方程，获得相空间中的子带结构。应力分布通过GTS VSP中的力学应力模型求解Navier–Lamé方程获得，理想情况采用周期性边界条件，应力松弛的最坏情况则采用自由表面边界条件。模拟中包含了库仑散射、声学声子散射、光学声子散射和表面粗糙度散射，并利用已发表的单轴压缩应力下的空穴迁移率增强数据、不同硅厚度（T_Si）的低场迁移率数据以及长沟道NSFET迁移率数据进行了校准。eSiGe/Si异质结界面的能带对齐采用model-solid方法确定。为了隔离L1掺杂的影响，首先采用Si S/D外延（即无外加应力）进行仿真，然后以eSiGe（50%）S/D替换以评估应力效应，最后在Si/SiN界面引入均匀分布的Dit。

结果部分：

A. L1掺杂的影响

比较三种L1掺杂分布（I：8×10²⁰ cm^?3，II：1×10²⁰ cm^?3，III：1×10¹⁹ cm^?3）的转移特性，发现从I降低到II时，静电控制改善、亚阈值摆幅（Subthreshold Swing, SS）改进，导通电流保持或略增；但进一步降低到III时，虽然SS略优，饱和电流（I_on,sat）和线性电流（I_on,lin）均显著退化。静电势分布显示，高L1掺杂时势垒顶部（Top-of-the-Barrier, ToB）位于栅控区，电流由栅感应反型电荷主导；而L1掺杂不足时，ToB移至栅外，转变为注入限制输运。与校准DD模拟对比，DD在栅控区准确，但在注入限制区显著高估电流，说明非平衡输运的重要性。提取I_on,sat和SS随L1掺杂水平的变化，显示高掺杂（>2×10²⁰ cm^?3）导致SCE引起的SS退化，低掺杂（<5×10¹⁹ cm^?3）导致注入限制引起的I_on,sat退化，二者之间存在最优窗口。

B. 松弛eSiGe S/D的影响

对比Si S/D参考器件与eSiGe S/D器件在理想和松弛应力条件下的性能。在栅控区，理想应力条件下eSiGe S/D相比Si S/D参考有明显性能增强，归因于应力诱导的空穴迁移率提升；而松弛应力条件下性能与Si S/D参考几乎相同，表明应力松弛消除了eSiGe S/D的收益。当L1掺杂低于5×10¹⁹ cm^?3时，eSiGe S/D器件出现比Si S/D参考更强烈的I_on,sat退化，即使理想应力下也只能与Si参考相当。机理分析显示，SiGe/Si晶格失配降低了界面附近的有效质量，使注入密度（n_inj）降低、注入速度（v_inj）提高，注入限制电流近似正比于m^0.5，其中n_inj的降低占主导，导致净退化。

C. Si/SiN界面Dit的影响

在Si/SiN界面引入均匀分布的施主型界面态（能级从Si价带边?0.56 eV到?0.2 eV），考虑Dit为5×10¹²和1×10¹³ cm^?2/eV两种情况。结果表明，足够高的L1掺杂能有效屏蔽Dit的影响，因为电离杂质主导静电作用；当L1掺杂低于5×10¹⁹ cm^?3时，屏蔽不足，陷阱电荷在扩展区附近引入附加势垒，使栅控变差、SS恶化。更重要的是，该掺杂范围恰与注入限制输运转变重合，Dit进一步降低注入密度，导致I_on,sat的额外退化，性能退化被显著放大。

综合以上结果，栅控输运向注入限制输运的转变是高缩放p型NSFET性能退化的关键因素。维持L1掺杂在5×10¹⁹至2×10²⁰ cm^?3窗口内对于平衡SCE和载流子注入至关重要。在栅控区（>5×10¹⁹ cm^?3），eSiGe应力工程通过提升沟道迁移率有效增强性能，且Dit被电离杂质充分屏蔽；而低于该值则进入注入限制区，显著放大eSiGe S/D应力松弛和Dit引起注入势垒的性能退化。这些发现强调了L1掺杂优化是有效应力工程和Dit抑制的前提，并凸显了非平衡输运建模在2纳米节点及