高开关频率三相电流源整流器的多速率准逐周期控制与实验验证

《Electronics》：Multirate Quasi-Cycle-by-Cycle Control of High-Switching-Frequency Three-Phase Current Source Rectifier

　　

高开关频率三相电流源整流器（current source rectifier，CSR）能够减小无源元件体积，但其短开关周期对逐周期数字控制提出严格实时计算要求。研究人员提出一种多速率准逐周期控制方案，将计算密集控制计算与高频率控制输入更新分离。10 kHz慢速率中断服务程序（interrupt service routine，ISR）利用平均模型和二阶拉格朗日插值计算一组控制输入，100 kHz快速率ISR在连续开关周期中施加这些输入。实验验证在一台开关频率为100 kHz、输出功率为409.5 W的三相CSR上进行。在多速率因子N=10下，所提方案将有效控制输入更新率从10 kHz提升到100 kHz。与常规10 kHz非逐周期控制方案相比，输入电流总谐波畸变率（total harmonic distortion，THD）由14.50%降至4.02%，相对降低72.28%。该方案也实现了低于常规50 kHz控制方案（THD为6.06%）的总谐波畸变率。计入两级中断，慢速率ISR与十次快速率ISR执行在每个慢速率周期内对应总处理器占用率为53.59%，总计算冗余为46.41%，而常规50 kHz实现仅有8.85%冗余。拉格朗日重构相电压最大测量误差为0.2 V。这些结果表明，所提方案在开关频率100 kHz下提高输入电流质量，同时为逐周期控制输入更新保留足够计算裕度。

论文解读

研究背景与意义
在航空电气化和高功率密度电源转换中，三相电流源整流器（current source rectifier，CSR）因具有限流入冲击、宽输出电压调节和固有短路保护等特点而受到关注。为减小无源元件体积并降低谐波，CSR常以100 kHz等高开关频率 f_sw 运行；但短开关周期使模数转换、滤波、保护和主控制需在一个中断服务程序（interrupt service routine，ISR）内完成，单速率逐周期控制容易超时。降低控制频率虽可避免超时，却令同一控制输入保持多个周期，引入更新延迟和相位滞后，导致总谐波畸变率（total harmonic distortion，THD）上升。针对该矛盾，研究人员提出多速率准逐周期控制框架，将慢速率反馈计算与快速率控制输入施加分离，在不改变采样、锁相环（phase-locked loop，PLL）和PI执行频率的前提下，按开关周期更新控制输入，为高开关频率CSR兼顾控制性能与计算裕度提供实现路径。

主要技术方法
研究人员采用CSR间接电流控制、空间矢量脉宽调制（space-vector pulse-width modulation，SVPWM）和PLL；在TMS320F28377S数字信号处理器（digital signal processor，DSP）上构建115 V/400 Hz输入、200 V直流输出、409.5 W实验样机。10 kHz慢速率中断采样状态并利用平均模型和二阶拉格朗日插值生成N个未来控制输入；100 kHz快速率中断通过双数组和时间戳逐个提取输入并更新PWM影子寄存器。评价内容包括稳态THD、动态响应、截断误差和处理器占用率。

研究结果
4.1 稳态性能：在 f_sw=100 kHz、P_out=409.5 W和输入频率400 Hz条件下，快速傅里叶变换（fast Fourier transform，FFT）分析显示，10 kHz非逐周期控制THD为14.50%，50 kHz非逐周期控制THD为6.06%，所提方案THD为4.02%。结果表明，稳态改善主要源于每个开关周期施加不同控制输入，而非闭环反馈带宽提高。

4.2 动态性能：直流电压参考从150 V阶跃至200 V、负载从136.5 W切换至409.5 W的测试显示，所提方案参考阶跃调节时间为18.85 ms，电压跌落、输出纹波和峰值输入电流分别为4.7 V、9.4 V和1.87 A；负载阶跃恢复时间为14.56 ms，电压跌落、输出纹波和峰值输入电流分别为39.8 V、10.1 V和1.92 A。结果说明该方案降低电流尖刺和输出纹波，但对新扰动响应仍受10 kHz慢速率反馈限制。

4.3 截断误差分析：通过比较重构相电压与滤波后实际相电压，最大误差为0.2 V，占相电压峰值162.63 V的0.123%。误差传播分析显示，保守估计三相调制矢量归一化误差不超过0.174%，等效电导误差小于0.349%，直流电流参考 I_DC-ref 因电压平方和在相关公式中抵消而不会被直接偏置。结论是拉格朗日插值引入的附加扰动较小。

4.4 计算冗余度比较：计入慢速率ISR执行时间20.59 μs和十次快速率ISR累计时间33.00 μs后，总处理器占用率为53.59%，总计算冗余为46.41%；常规10 kHz方案占用率为18.23%、冗余为81.77%，常规50 kHz方案占用率为91.15%、冗余仅为8.85%。所提方案相对10 kHz方案仅增加2.36 μs计算时间，却使THD相对降低72.28%，体现控制性能与计算可行性的平衡。

讨论部分指出，输入电流质量改善主要来自控制输入更新分辨率提高。10 kHz方案将同一输入保持十个开关周期，50 kHz方案缩短保持间隔但压缩裕度，所提方案在10 kHz慢速率区间内生成十个不同输入并在100 kHz逐周期施加，因此兼顾低THD与高冗余。该框架也受N、慢速率频率、插值精度、电压畸变和定时裕度限制；当前实验限于约400 W、100 kHz样机，更高功率、200 kHz开关频率、EMI、热设计和快速保护仍需进一步验证。

结论翻译：该研究提出将慢速率反馈计算与快速率控制输入施加分离的多速率准逐周期框架。每个慢速率周期内基于采样信息生成N个控制输入，并在后续每个开关周期施加一个序列元素。“准逐周期”表示控制输入逐周期施加，但由慢速率反馈提前生成，因此不在每个开关周期重新采样或完整评估控制器，不应理解为闭环带宽提高N倍。框架在100 kHz、409.5 W三相CSR上验证；当慢速率频率为10 kHz且N=10时，控制输入施加速率达到100 kHz。相比10 kHz非逐周期方案，输入电流THD从14.50%降至4.02%；计入每个100 μs慢速率周期内慢速率ISR与十次快速率ISR执行后，总处理器占用率为53.59%，总计算冗余为46.41%。结果表明，该框架提高控制输入分辨率和输入电流质量，同时保留足够计算裕度，并可与能生成并顺序施加未来控制输入的其他变换器拓扑与控制算法结合。