负差分电阻（NDR）因其独特的电流-电压（I-V）特性而备受关注，这些特性可以简化电路架构并降低功耗[1], [2], [3], [4], [5]。除了在各种电子器件[6], [7], [8], [9], [10], [11], [12], [13]、数字逻辑[14], [15]和模拟电路[16], [17], [18]中的应用外，NDR也非常适合用于生物神经元功能的硬件级仿真和实现[19], [20], [21]。这种适用性尤为重要，因为模仿生物机制的神经形态计算被认为是通往下一代人工智能（AI）系统的有前景的方向[22], [23]。因此，开发高性能、低功耗的NDR器件已成为一个核心研究目标。
近年来，大多数NDR器件是通过将二维（2D）材料集成到异质结构中制造的[24], [25], [26], [27], [28]。尽管这些器件表现出优异且可调的NDR特性，但它们的PVCR通常较低，通常低于10。此外，其制造过程通常依赖于非标准工艺（例如异质集成[29]），这增加了制造成本和复杂性，降低了器件产量，并限制了高密度集成（例如在存储计算架构中的应用[30]）。这些限制共同阻碍了它们的广泛应用。因此，使用标准工艺制造NDR器件已成为一个非常有吸引力的选择[31]。
与上述非标准工艺相比，标准CMOS工艺在成本、能效和适合大规模生产方面具有明显优势。尽管已在多项研究中证明了在标准CMOS技术中实现NDR器件的可行性[32], [33], [34], [35], [36], [37], [38]，但报告的性能指标往往仍有限。例如，Yue等人[34]使用基于SiGe的栅极二极管在3 V时实现了300的最大PVCR，适用于SRAM电路。Chen等人[36]使用MOS晶体管制造了NDR器件，在1.6 V时获得了107的最大PVCR，适用于嵌入式存储。然而，这些基于CMOS的NDR器件的PVCR仍然相对较低，且最大PVCR通常仅在较高电压下才能实现，从而导致功耗增加[39]。因此，进一步探索在标准CMOS工艺中提高NDR器件的兼容性和性能的策略具有重要意义[40]。
此前，我们的团队使用UMC 0.18 μm标准CMOS工艺开发了一种新型NDR器件[41]。该器件通过调节第三端的偏置信号来调整峰值电压（Vpeak）、谷值电压（Vvalley）、峰值电流（Ipeak）和谷值电流（Ivalley）以及PVCR。在电压控制状态下，它在约0.4 V时实现了约0.23 pA的极低Ivalley和1.4 × 1010
为了扩大NDR器件的应用场景并在保持低功耗的同时进一步提高PVCR，本研究采用UMC 0.18 μm标准CMOS工艺开发了一种电流-电压双控NDR（CV-NDR）器件。在电流控制状态下（通过基极电流），该器件表现出高度可调的NDR特性，并在非常低的电压下实现了超高PVCR，其中Ipeak可以在从纳安到毫安的广泛范围内调节。在电压控制状态下（通过基极电压），通过改变基极电阻来调节NDR特性。此外，电压控制下的双稳态测试证明了该器件的可调双稳态行为和抗噪能力，证实了其在需要稳定双稳态操作的存储单元或逻辑电路等应用中的潜力。
