面向高性能无线收发器的分数N型数字锁相环全数字杂散补偿技术

《IEEE Open Journal of the Solid-State Circuits Society》：An All-Digital Spur Compensation Technique in Fractional PLLs with over 30 dB Spur Suppression

　　

摘要：

本文提出了一种面向高性能无线收发器的分数 N 型数字锁相环（DPLLs）全数字杂散补偿（ADSC）技术。主要由相位检测器非理想性引起的分数杂散会降低误差矢量幅度（EVM），并限制高阶调制方案的应用。与依赖特定硬件架构或引入噪声惩罚的现有抑制方法不同，所提出的 ADSC 将非理想性建模为加性周期误差，并通过与锁相环并行的反馈回路中的全数字逆传输函数加以抵消，使其对具体误差源不敏感。该技术在采用 65 纳米 CMOS 工艺制造的 2.9 GHz 至 4.5 GHz DPLL 中得以实现，其特征是采用工作在差分电压域的恒斜率相位检测器。实验结果表明，分数杂散降低了 30 分贝以上。该锁相环在消耗 13.5 mW 功耗的情况下，实现了 211 fs 的积分均方根抖动和–68.1 dBc 的最差情况分数杂散电平。所提出的方案为下一代通信系统提供了一种鲁棒、可扩展且节能的方法。