摘要
分数输出分频器（FODs）从一个整数-N锁相环导出多个时钟域，但其数字-时间转换器（DTC）的增益误差和积分非线性（INL）限制了频谱纯度。现有的FOD校准方法统计地估计INL，没有确定性的步数或残差界限。本文提出一种确定性的前景校准方法，在时延域测量DTC的位权重。在恒定斜率DTC内部逐位重新配置R-2R梯形，将每个权重映射到由逐次逼近寄存器（SAR）驱动的边缘比较，与复制链进行对比，从而在固定的124次决策序列中提取五个失配主导的权重，并通过一个32条目查找表进行校正。分配一个输入周期用于放电，n个周期用于DAC建立，可实现10 GHz输入。本文推导了增益测量、偏移-增益收敛和权重提取的精确条件，以及逐位校准无法观察到的平滑曲率。22 nm FDSOI工艺下的晶体管级模拟显示链跟踪值为0.94，偏移-增益收敛低于12.2 fs校准步长的一半。基于这些统计参数的200芯片系统级蒙特卡洛模拟将峰值INL中位数从4.1 LSB降至0.32 LSB（24.4 fs LSB），并在0.59 ms的校准时间后，将最坏分数杂散从XdBc降至XdBc量化底噪；所得的28 fs均方根边缘抖动在100 MHz采样传感器前端实现了95 dB孔径限制的信噪比与失真比（SNDR）。
