摘要
谐振DC-DC变换器的设计需要一致地评估拓扑族选择、可行工作区域和元件目标。ResoSym-RD基于基波谐波近似（FHA）、四舍五入的元件目标和独立测试的时序调度，将拓扑感知的归一化筛选与物理单位综合联系起来。串联谐振（SRC）、并联负载谐振（PLRC）、电感-电容-电容（LCC）和电感-电感-电容（LLC）拓扑族保留其原生降阶模型。嵌套搜索域揭示了边界依赖的覆盖范围和权衡，而不是通用的拓扑排名。对于一个360-420V/48V、1kW的LLC案例，保留的20μH/88nF/106μH目标具有1.441的最小标称归一化裕度。一个预设的四舍五入FHA比较器具有较低的标称裕度和较高的排名代理，但具有较高的固定时序采样通过率。在匹配的时序扰动下，独立的20,000次实现测试显示，锁定调度的仅充电可行性为99.925%，而固定250ns时序为98.860%。一个新的公共寄生开关电路评估在所有九个角落对两个谐振槽进行了比较。在相等的48V输出下，ResoSym-RD谐振槽的均匀平均模拟耗散降低了1.42%，但并非在所有角落都如此。未校正的FHA调度产生的输出误差高达5.61%，ResoSym-RD的峰值电流误差达到21.06%，确立了对时域闭合的需求。执行的换相轨迹、步长细化和独立的数值积分器支持了声明的通用电路结果。该研究是一种可审计的综合前方法，而非对测量效率、现场可靠性、电磁干扰（EMI）合规性或硬件认证的声明。
